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[发明专利]非易失性半导体存储装置-CN201680036107.9有效
发明人：大和田福夫;川嶋泰彦;吉田信司;谷口泰弘;樱井良多郎;品川裕;葛西秀男;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-09-26 - 公布日： 2021-12-03 - 主分类号： H01L27/1157 文献下载
摘要：本发明提供一种非易失性半导体存储装置，与现有技术相比，该装置可以减少数据读取动作时由电压变动导致的读取误动作，进而可以降低由电压变动导致的功耗增加。在该非易失性半导体存储装置(1)中，当发生制造不良时，与如现有的施加不同电压值的可能性较高的不同种类的漏极侧选择栅极和源极侧选择栅极连接而导致整个非易失性半导体存储装置中产生电压变动的情况相比，可以减少数据读取动作时由电压变动导致的读取误动作，进而可以降低由意外电压变动导致的功耗增加。
非易失性半导体存储装置

[发明专利]半导体集成电路装置的制造方法及半导体集成电路装置-CN201680046674.2有效
发明人：大和田福夫;谷口泰弘;川嶋泰彦;吉田信司;葛西秀男;樱井良多郎;品川裕;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-07-26 - 公布日： 2021-08-06 - 主分类号： H01L21/336 文献下载
摘要：本发明提供半导体集成电路装置的制造方法及半导体集成电路装置，在制造过程中，在形成可独立控制的第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)时，无需在专用于只加工现有的存储器电路区域的专用光掩膜工序外，额外增加用于电性分离第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)的专用光掩膜工序，相应地能够降低制造成本。
半导体集成电路装置制造方法

[发明专利]非易失性半导体存储装置-CN201680037500.X有效
发明人：大和田福夫;川嶋泰彦;吉田信司;谷口泰弘;樱井良多郎;品川裕;葛西秀男;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-10-17 - 公布日： 2021-06-25 - 主分类号： H01L27/11519 文献下载
摘要：在存储器单元形成部(3a)中，沿着延设电极部(15a、(15b))的侧壁设置可阻断源极侧选择栅极(SG)和漏极侧选择栅极(DG)之间的四个电阻断部(13a、13b、13d、13c(13e、13f、13h、13g))，与现有技术相比，增加了阻断源极侧选择栅极(SG)和漏极侧选择栅极(DG)之间的部位，因此相应地与现有技术相比，能够防止数据读取动作时因电压变动而产生的读取误动作。
非易失性半导体存储装置

[发明专利]反熔丝存储器及半导体存储装置-CN201580054930.8有效
发明人：谷口泰弘;葛西秀男;川嶋泰彦;樱井良多郎;品川裕;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2015-10-09 - 公布日： 2021-02-26 - 主分类号： H01L27/10 文献下载
摘要：本发明提供一种反熔丝存储器及半导体存储装置，其中，反熔丝存储器(2b)中未使用如现有技术的控制电路，而设置有半导体接合结构的整流元件(3)，通过存储器栅极(G)和字线(WL1)的电压值，使从存储器栅极(G)向字线(WL1)施加电压成为反向偏置电压，通过该整流元件(3)能够阻断从存储器栅极(G)向字线(WL1)的电压施加，因此，不需要如现有技术的用来选择性地向存储器电容施加电压的开关晶体管，或用来使开关晶体管进行导通截止动作的开关控制电路，相应地能够实现小型化。
反熔丝存储器半导体存储装置

[发明专利]反熔丝存储器-CN202010893535.1在审
发明人：葛西秀男;谷口泰弘;川嶋泰彦;樱井良多郎;品川裕;户谷达郎;山口贵德;大和田福夫;吉田信司;畑田辉男;野田敏史;加藤贵文;村谷哲也;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-02-19 - 公布日： 2020-11-24 - 主分类号： H01L27/112 文献下载
摘要：本发明的一种反熔丝存储器(42)，其特征在于，包括：存储器电容(44)，包括存储器栅极(G)和扩散区域，所述存储器栅极的一部分与活性区域相对配置，在所述存储器栅极与所述活性区域的相对区域形成有存储器栅绝缘膜(6)；N型MOS晶体管，包括整流元件栅极(G1)、源区域和漏区域，其中，所述扩散区域与位线(BL)连接，所述存储器栅极与所述源区域连接，所述整流元件栅极和所述漏区域与字线(WL)连接。
反熔丝存储器

[发明专利]半导体存储装置-CN201680008338.9有效
发明人：葛西秀男;谷口泰弘;川嶋泰彦;樱井良多郎;品川裕;户谷达郎;山口贵德;大和田福夫;吉田信司;畑田辉男;野田敏史;加藤贵文;村谷哲也;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-02-19 - 公布日： 2020-09-25 - 主分类号： H01L27/10 文献下载
摘要：本发明的半导体存储装置(1)中，不使用如现有的控制电路，可通过施加到存储器电容(4)的存储器栅极(G)和字线的电压值，通过整流元件(3)阻断从存储器栅极(G)施加到字线的电压，因此不需要如现有的开关晶体管或者用于使开关晶体管进行导通和截止动作的开关控制电路，从而相应地能够实现小型化。另外，在半导体存储装置(1)中，通过彼此相邻的四个反熔丝存储器(2a6，2a7，2a10，2a11)共用一个位线连接器(BC15)，且例如彼此相邻的四个反熔丝存储器(2a3，2a4，2a7，2a8)共用一个字线连接器(WC12)，由此与每个反熔丝存储器上设置位线连接器和字线连接器的情况相比，能够实现整体装置的小型化。
半导体存储装置

[发明专利]存储器单元及非易失性半导体存储装置-CN201580054928.0有效
发明人： 品川裕;谷口泰弘;葛西秀男;樱井良多郎;川嶋泰彦;户谷达郎;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2015-10-06 - 公布日： 2020-09-08 - 主分类号： H01L21/336 文献下载
摘要：本发明不会受到通过量子隧道效应向电荷存储层(EL)注入电荷所需的电荷存储栅电压的限制，可将位线(BL1)和源线(SL)的电压值降低至通过第一选择栅构造体(5)和第二选择栅构造体(6)阻断位线(BL1)与沟道层(CH)的电连接和源线(SL)与沟道层(CH)的电连接所需的电压值，因此，相应于这些位线(BL1)和源线(SL)的电压降低，能够使第一选择栅构造体(5)的第一选择栅绝缘膜(30)和第二选择栅构造体(6)的第二选择栅绝缘膜(33)的各膜厚度变薄，相应地能够实现高速动作，且，相应于在位线(BL1)和源线(SL)中的电压降低，在控制存储器单元的周边电路中也能够使电场效应晶体管的栅绝缘膜的膜厚度变薄，相应地能够缩小周边电路的面积。
存储器单元非易失性半导体存储装置

[发明专利]非易失性半导体存储装置-CN201580019455.0有效
发明人： 品川裕;葛西秀男;川嶋泰彦;樱井良多郎;谷口泰弘 -专利权人：株式会社佛罗迪亚
申请日： 2015-04-20 - 公布日： 2019-06-07 - 主分类号： G11C16/04 文献下载
摘要：本发明提供一种非易失性半导体存储装置，在存储单元(1a)中，第一深阱(DW1)和第二深阱(DW2)不受相互约束，能够对第一深阱和第二深阱分别施加第一阱(W1)的电容晶体管(3a、3b)、或第二阱(W2)的写入晶体管(4a、4b)的动作所需的电压。由此，在存储单元中，能够将第一深阱和第一阱之间的电压差、或第二深阱和第二阱之间的电压差变为小于发生隧道效应的电压差(18V)，因此能够使第一深阱和第一阱之间的结电压、或第二深阱和第二阱之间的结电压变小，从而能够混载在电路结构被微细化且结耐压较低的电路元件上。
非易失性半导体存储装置

[发明专利]非易失性SRAM存储器单元及非易失性半导体存储装置-CN201680017100.2有效
发明人： 品川裕;谷口泰弘;葛西秀男;樱井良多郎;川嶋泰彦;户谷达郎;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-03-18 - 公布日： 2019-04-12 - 主分类号： H01L27/11 文献下载
摘要：本发明提供非易失性SRAM存储器单元及非易失性半导体存储装置，在非易失性半导体存储装置(1)中，能够降低将SRAM数据写入非易失存储器部(16)的程序动作所需电压，因此能够将构成与所述非易失存储器部(16)连接的SRAM(15)的第一存取晶体管(21a)、第二存取晶体管(21b)、第一负载晶体管(22a)、第二负载晶体管(22b)、第一驱动晶体管(23a)、第二驱动晶体管(23b)的各栅极绝缘膜的膜厚形成为4nm以下，相应地能够使SRAM(15)通过低电源电压高速动作，由此，能够将SRAM(15)的SRAM数据写入非易失存储器部(16)，且能够实现在所述SRAM(15)的高速动作。
非易失性 sram 存储器单元半导体存储装置

[发明专利]半导体装置及其制造方法-CN201580054929.5有效
发明人：谷口泰弘;川嶋泰彦;葛西秀男;樱井良多郎;品川裕;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2015-10-06 - 公布日： 2019-02-15 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及半导体装置及其制造方法，在半导体装置(1)中，以从与存储器栅构造体(4a)相同结构构成的接触器设置构造体(10a)的顶部跨至第一选择栅极(G2a)的方式设置了接触器(C5a)，因此，不存在如现有的升起到存储器栅构造体(110)顶部的升起部(102b)(图13)，相应地可缩短离上层的配线层的距离，能够降低长径比，从而能够防止接触器的阻抗增大。而且，由于不存在如现有的升起到存储器栅构造体(110)顶部的升起部(102b)，相应地还能够使接触器设置构造体(10a)和上层的配线层离远，因此能够防止与上层的配线层的接触不良。
半导体装置及其制造方法

[发明专利]半导体集成电路装置的制造方法及半导体集成电路装置-CN201580055287.0有效
发明人：谷口泰弘;川嶋泰彦;葛西秀男;樱井良多郎;品川裕;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2015-10-06 - 公布日： 2018-11-09 - 主分类号： H01L21/8247 文献下载
摘要：本发明提供一种半导体集成电路装置的制造方法及半导体集成电路装置，其中，在实施用以形成周边电路区域(ER2)的逻辑栅极(G5、G6)的光掩膜工序时，也能够同时对存储器电路区域(ER1)的环绕导电层(Ga、Gb)进行分断，由此能够形成被电隔离的第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)，因此即使在形成能够独立控制的第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)时，也无需在仅用于加工现有的存储器电路区域的专用光掩膜工序上，额外增加仅用于加工存储器电路区域(ER1)的专用光掩膜工序，相应地能够降低制造成本。
半导体集成电路装置制造方法

[发明专利]半导体集成电路装置的制造方法及半导体集成电路装置-CN201580055293.6有效
发明人：谷口泰弘;川嶋泰彦;葛西秀男;樱井良多郎;品川裕;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2015-10-06 - 公布日： 2018-10-23 - 主分类号： H01L27/11563 文献下载
摘要：本发明提供半导体集成电路装置的制造方法及半导体集成电路装置，其中，由于在形成周边电路区域(ER2)的逻辑栅极(G5、G6)的光掩膜工序时，在存储器电路区域(ER1)中可以形成电隔离的第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)，因此即使形成可以独立控制的第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)的情况下，不需要在现有的仅加工存储器电路区域的专用光掩膜工序的基础上，额外增加仅加工存储器电路区域(ER1)的专用光掩膜工序，相应地能够降低制造成本。
半导体集成电路装置制造方法

[发明专利]非易失性半导体存储装置-CN201380033347.X有效
发明人：葛西秀男;品川裕;谷口泰弘 -专利权人：株式会社佛罗迪亚
申请日： 2013-06-21 - 公布日： 2017-06-13 - 主分类号： G11C16/06 文献下载
摘要：本发明提供一种非易失性半导体存储装置，该装置可实现小型化，且与现有的非易失性半导体存储装置相比更能抑制干扰的发生。在该非易失性半导体存储装置中，形成矩阵状的多个字线，每个字线列(存储阱)上设置电源单元，并根据在该字线列上是否具有选择存储单元来在每个电源单元上施加不同的单元电压，根据控制线的电压值以字线为单位切换各电源单元的切换机构，在各字线上分别施加电荷存储栅极电压或者电荷存储禁止栅极电压，由此，将电荷存储禁止栅极电压值或位线电压值在每个字线列上能够自由地设定成可抑制干扰发生的电压值。多个电源单元与行方向上共用的控制线相连接，因此不必在每个字线列上设置独立的行方向地址解码器，能够实现小型化。
非易失性半导体存储装置

[发明专利]非易失性半导体存储装置-CN201380051470.4有效
发明人：谷口泰弘;葛西秀男;品川裕;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2013-09-27 - 公布日： 2017-04-12 - 主分类号： H01L29/788 文献下载
摘要：本发明提供一种非易失性半导体存储装置，该装置在没有增加位线数的情况下，能够可靠地防止读取晶体管的错误动作。在非易失性半导体存储装置(1)中，通过开关晶体管(SWa、SWb)的切换，连接到第一单元(2a)的编程晶体管(5a)而用于数据写入的第二位线(BLN1)在另一第二单元(2b)中兼作读取用位线，并且，通过设置写入数据时以及擦除数据时成为电荷移动路径的编程晶体管(5a、5b)以及擦除晶体管(3a、3b)，在没有增加位线数的情况下，能够可靠地防止读取晶体管(4a、4b)因被使用于数据的写入或数据擦除而发生的错误动作。
非易失性半导体存储装置

[发明专利]非易失性半导体存储装置-CN201280042444.0有效
发明人： 品川裕;葛西秀男;谷口泰弘 -专利权人：佛罗迪亚股份有限公司
申请日： 2012-09-18 - 公布日： 2014-06-11 - 主分类号： G11C16/04 文献下载
摘要：本发明公开了一种非易失性半导体存储装置，与传统装置相比，能够更加灵活地设定向选中的存储单元晶体管中累积电荷时的电压。在非易失性半导体存储装置（1）中，向选中的存储单元晶体管（115）中累积电荷时，由P型MOS晶体管（9b）施加高电压作为写入阻止电压、由N型MOS晶体管（15a）施加低电压作为写入电压，对选中的存储单元晶体管（115）或非选中的存储单元晶体管（116）施加电压的任务，是由P型MOS晶体管（9b）和N型MOS晶体管（15a）分担的，由此，能够分别调整P型MOS晶体管（9b）和N型MOS晶体管（15a）各自的栅极电压和源极电压，能够最终设定栅极基板间电压为例如4[V]等。
非易失性半导体存储装置

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