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[实用新型]XIU‑累加寄存器、XIU‑累加寄存器电路、以及电子设备-CN201720569426.8有效
发明人：修黎明 -专利权人：京东方科技集团股份有限公司
申请日： 2017-05-19 - 公布日： 2018-03-16 - 主分类号： G06F7/509 文献下载
摘要：本公开涉及一种XIU‑累加寄存器、XIU‑累加寄存器电路、以及电子设备。该XIU‑累加寄存器包括第一累加单元和第二累加单元；第一累加单元包括第一加法器和第一寄存器；第一加法器用于累加一累加变量的分数位数据，第一寄存器用于存储分数位数据的累加结果以及分数位数据的累加结果的进位数据；第二累加单元包括第二加法器和第二寄存器；第二加法器用于累加该累加变量的整数位数据，第二寄存器用于存储整数位数据的累加结果；其中，第一累加单元的第一寄存器与第二累加单元的第二加法器相连，用于将分数位数据的累加结果的进位数据在下一时钟周期传输至整数位数据以进行累加。本公开可提高累加器速度、降低累加器功耗、减小累加器面积。
xiu 累加寄存器电路以及电子设备

[发明专利]基于补码方法的DNA自组装减法模型-CN201310529942.4无效
发明人：王延峰;魏东辉;王春秀;王子成;黄春;任静;崔光照;张勋才;白学文;侯贺伟 -专利权人：郑州轻工业学院
申请日： 2013-11-01 - 公布日： 2014-03-05 - 主分类号： G06F7/509 文献下载
摘要：本发明公开了一种基于补码方法的DNA自组装减法模型，所述补码方法包括以下步骤：（1）基于DNA自组装技术的补码运算模型架构；（2）形成四种类型的分子瓦模型，包括输入分子瓦模型、求补运算分子瓦模型、补码加法运算分子瓦模型及用于补码相加结果求补运算的分子瓦模型；（3）在预先设定的实验条件下，控制温度以及溶液的浓度，保证DNA自组装顺利完成组装；结果提取，寻找出运算完整的自组装结构，分离并提取其中的报告链，根据编码原则读取结果。本发明利用DNA自组装技术可以构建许多复杂的不同形状的图案，还可在纳米尺度下修饰材料的表面。
基于补码方法 dna 组装减法模型

[发明专利]在数字信号处理器中执行二进制补码运算的系统和方法-CN200680025600.7无效
发明人：尚卡尔·克里蒂瓦桑;克里斯托弗·爱德华·科布 -专利权人：高通股份有限公司
申请日： 2006-05-25 - 公布日： 2008-07-16 - 主分类号： G06F7/509 文献下载
摘要：一种完成二进制补码运算的方法，其包含接收多个字节值，以及将所述多个字节值划分为第一部分和第二部分。此外，所述方法包含将所述第一部分输入到第一4∶2压缩器的第一段，对所述第一部分执行第一4∶2压缩运算以产生具有第一行和从所述第一行偏移一个位的第二行的第一组结果，以及进位输入第一值1以完成第一二进制补码运算。所述方法还包含将所述第二部分输入到第二4∶2压缩器的第二段，和将两个值1直接添加到所述第二部分的右侧以便将第二值1进位输入到所述第二部分，从而完成第二二进制补码运算。
数字信号处理器执行二进制补码运算系统方法

[发明专利]具有多操作数运算电路的电子设备-CN200580041125.8无效
发明人：谢尔盖·萨维茨基 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2005-11-28 - 公布日： 2007-11-07 - 主分类号： G06F7/509 文献下载
摘要：提供了一种包括运算电路(AC)的电子设备，所述运算电路用于执行两个以上二进制输入数(BIN1－BIN4)的加或减中的至少一个，其中至少两个二进制输入数的位宽不同。所述运算电路(AC)包括扩展装置(EU1－EU3)，所述扩展装置(EU1－EU3)用于执行二进制输入数(BIN1－BIN4)中的至少一个的符号和/或零扩展。此外，所述运算电路(AC)包括：至少两个二操作数运算单元(AU1－AU3)，每个用于计算作为第一和第二二进制数的两个操作数的加和/或减；溢出和饱和装置(OSU1－OSU3)，用于检测至少一个二操作数运算单元(AU1－AU3)的溢出计算，并用于根据所检测到的溢出结果使运算单元(AU1－AU3)的计算结果饱和。
具有作数运算电路电子设备