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[发明专利]一种基于计算机异构系统的数据处理系统和方法-CN202211651763.3在审
发明人：余丹;兰雨晴;张腾怀;邢智涣 -专利权人：慧之安信息技术股份有限公司
申请日： 2022-12-21 - 公布日： 2023-09-29 - 主分类号： G06F15/82 文献下载
摘要：本发明提供了种基于计算机异构系统的数据处理系统，包括：指针获取模块，用于获取内存存储系统控制块指针队列的控制块指针；采集模块，用于通过所述控制块指针采集控制信息和对应的控制数据；计算模块，用于通过所述控制数据，读取控制终端输入的待处理数据，计算对应的数据大小；筛选模块，用于根据所述数据大小，筛选对应的计算系统并进行计算；其中，所述计算系统包括单芯片计算系统和异构计算系统。
一种基于计算机系统数据处理系统方法

[发明专利]位串累加-CN202180015034.6在审
发明人： V·S·拉梅什;K·B·帕克 -专利权人：美光科技公司
申请日： 2021-02-04 - 公布日： 2022-11-25 - 主分类号： G06F15/82 文献下载
摘要：描述与位串累加相关的系统、设备和方法。一种用于位串累加的方法可包含使用第一位串和第二位串执行递归运算的迭代，且修改所述递归运算的所述迭代的结果的位量，其中经修改位量小于阈值位量。所述方法可进一步包含将包括指示所述递归运算的所述迭代的所述结果的经修改位的第一值写入到第一寄存器，且将指示与所述递归运算的所述迭代的所述结果对应的因数的第二值写入到第二寄存器。
累加

[发明专利]用于片上系统的电气和逻辑隔离-CN202180017405.4在审
发明人： J·L·弗洛雷斯;R·文卡塔苏布拉马尼安;S·P·维萨利 -专利权人：德克萨斯仪器股份有限公司
申请日： 2021-01-04 - 公布日： 2022-10-14 - 主分类号： G06F15/82 文献下载
摘要：在所描述的示例中，一种SoC(200)包括与通信总线(203)互连的至少两个电压域(201、202)。第一电压域(201)中的检测逻辑(122、236、230)确定电压错误何时发生在第二电压域(202)中并且当检测到电压错误或时序错误时经由通信总线隔离通信(205)。
用于系统电气逻辑隔离

[发明专利]处理器核、处理器、片上系统和调试系统-CN202110760234.6在审
发明人：刘畅;夏天一;赵彬广;郭世晟 -专利权人：平头哥（杭州）半导体有限公司
申请日： 2021-07-06 - 公布日： 2021-11-19 - 主分类号： G06F15/82 文献下载
摘要：提供一种处理器核、处理器、片上系统和调试系统。该处理器核包括：调试单元，用于持续接收第一调试请求，并在第一调试请求表征在第一程序指令之后进入调试模式时，根据第一调试请求产生第二调试请求；取指令单元，用于读取程序指令；指令译码单元，用于对程序指令进行译码，根据第一调试请求将第一程序指令的译码结果发送给普通执行单元，根据第二调试请求将第二程序指令的译码结果发送给特殊执行单元；指令执行单元，包括特殊执行单元和普通执行单元；指令提交单元，用于提交第一程序指令的执行结果，并根据第二程序指令的指令信息进入调试模式或响应调试异常。该方案减少处理器核内为了实现调试功能的逻辑判断元件的数量，有助于降低制造成本。
处理器系统调试

[发明专利]处理器核、处理器、片上系统和调试系统-CN202110789833.0在审
发明人：赵彬广;刘畅;夏天一;郭世晟 -专利权人：平头哥（杭州）半导体有限公司
申请日： 2021-07-13 - 公布日： 2021-11-19 - 主分类号： G06F15/82 文献下载
摘要：本公开实施例提供一种处理器核、处理器、片上系统和调试系统。该处理器核耦合到外部的调试模块，处理器核包括：取指令单元，用于通过专用交互通道从调试模块的指令寄存器获取调试指令，其中，所述专用交互通建立在指令寄存器与所述取指令单元之间；指令译码单元，用于对所述调试指令进行译码；指令执行单元，用于根据所述指令译码单元的译码结果执行所述调试指令。该处理器核通过专用交互通道从调试模块的指令寄存器直接读取调试指令，相对于通过内存访问的方式取指令，避免了外部访存、指令缓存等耗时行为，因此读取速度更快。
处理器系统调试

[发明专利]用于数据统计的电路单元、电路模块和装置-CN201711474618.1有效
发明人：谭洪贺;孟南 -专利权人：南京地平线机器人技术有限公司
申请日： 2017-12-29 - 公布日： 2021-10-22 - 主分类号： G06F15/82 文献下载
摘要：公开了一种用于数据统计的电路单元、电路模块和装置。该电路单元包括第一寄存器和第二寄存器，并且在第一控制端接收到有效的控制信号的情况下在第一寄存器中存储经由第一输入端接收到的数据，在第二控制端接收到有效的控制信号的情况下在第二寄存器中存储经由第二输入端接收到的数据，并且在第三控制端接收到有效的控制信号的情况下将存储在第二寄存器中的数据的值增加1。该电路模块包括一个或多个这样的电路单元，并且该装置包括一个或多个这样的电路模块。这样的电路模块或装置能够使用较少的资源和功耗来完成数据统计。
用于数据统计电路单元模块装置

[发明专利]基于FPGA的数组排序方法、系统及数据压缩方法-CN202110668770.3在审
发明人：凌云;莫保健 -专利权人：杭州加速科技有限公司
申请日： 2021-06-16 - 公布日： 2021-09-17 - 主分类号： G06F15/82 文献下载
摘要：本发明提出了一种基于FPGA的数组排序方法、系统及数据压缩方法。方法应用于FPGA数据压缩中，包括：获取待排序数组，待排序数组中的数据按照初始顺序排列，按照初始顺序对数据进行编号，获取初始序号；按照初始顺序从待排序数组中依次选取数据作为第一数据，比较第一数据与待排序数组中的数据的大小，通过标志位记录比较结果，将第一数据的标志位数值相加得到最终序号，最终序号即为第一数据在待排序数组中按升序排序的位置序号。本发明提供的基于FPGA的数组排序方法，只需将数组遍历一次即可完成数组的排序，且时间复杂度不受数据集影响，每一次排序的时间复杂度固定为O＝n，解决了现有排序算法排序时间长、排序耗时不固定的问题。
基于 fpga 数组排序方法系统数据压缩

[发明专利]基于路由信息的数据流指令映射方法及系统-CN202110660411.3在审
发明人：欧焱;范志华;吴欣欣;范东睿;叶笑春;李文明 -专利权人：中国科学院计算技术研究所
申请日： 2021-06-15 - 公布日： 2021-08-24 - 主分类号： G06F15/82 文献下载
摘要：本发明提供一种基于路由信息的数据流指令映射方法，包括：步骤M1，遍历数据流图的节点，对节点进行标号；步骤M2，依节点标号顺序以及PE阵列的PE状态表，对所述数据流图进行n层节点搜索，选取路由代价最小的方式对节点指令进行映射。本发明还提供基于路由信息的数据流指令映射系统。
基于路由信息数据流指令映射方法系统

[发明专利]控制处理系统中的处理器之间的数据流-CN201610170137.0有效
发明人： P·默林;G·戴维斯;A·安德森 -专利权人：北欧半导体公司
申请日： 2016-03-23 - 公布日： 2021-06-25 - 主分类号： G06F15/82 文献下载
摘要：本申请的各实施例涉及控制处理系统中的处理器之间的数据流。一种处理系统包括用于执行程序的程序处理器和用于执行特定类型的操作(例如，矢量处理操作)的专用处理器。程序处理器使用对接模块和一组两个或者更多寄存器组以将特定类型的操作卸载到专用处理器以用于在其上执行。在专用处理器访问用于执行当前操作的一个寄存器组之时，对接模块可以并发地向寄存器组中的不同寄存器组中加载用于后续操作的数据。对多个寄存器组的使用允许专用处理器花费它的时间的更大比例执行操作。
控制处理系统中的处理器之间数据流

[发明专利]一种面向高速流处理的计算机架构、系统与设计方法-CN202011476873.1在审
发明人：张琼 -专利权人：西安邮电大学
申请日： 2020-12-15 - 公布日： 2021-03-30 - 主分类号： G06F15/82 文献下载
摘要：一种面向高速流处理的计算机架构、系统与设计方法，计算机架构包括双端口存储器，双端口存储器的第一端口与CPU之间通过第一总线相连，双端口存储器的第二端口与高速I/O设备之间通过第二总线相连。本发明还提出一种计算机系统采用所述面向高速流处理的计算机架构。设计方法包括通过第一总线实现CPU与双端口存储器的第一端口之间的高速数据传输；通过第二总线实现双端口存储器的第二端口与高速I/O设备之间的高速数据传输；通过第三总线实现CPU与高速I/O设备之间的高速数据传输。本发明能够有效降低通过总线访问存储器的冲突，从而提高系统的访存效率，最终实现较高的系统整体性能。
一种面向高速处理计算机架构系统设计方法

[发明专利]一种微内核阵列的实现方法-CN202011494721.4在审
发明人：王志平 -专利权人：王志平
申请日： 2020-12-17 - 公布日： 2021-03-09 - 主分类号： G06F15/82 文献下载
摘要：在计算机技术中，处理器硬件与软件之间并非泾渭分明。事实上，无论是处理器硬件还是软件，它们都必须完成两项基本任务，才能达成用户的需求。这两项任务便是：“进程处理”和“算术处理”。在计算机技术领域，存在有关于RISC和CISC的区分，事实上在于“进程处理”是计算机技术的必要条件，否则并不需要CISC。所以，可以换一个思路，即在处理器内部同时存在RISC和CISC的功能，它们之间互为寄生，但并不相互拖累。本发明技术方案所实现的便是在CISC的硬件框架内实现RISC的微系统架构，并将这种微系统矩阵化，以达到超算的需求，以兼顾通用处理器与专用处理器的功能。
一种内核阵列实现方法

[发明专利]用于多个异步消耗者的方法和装置-CN202010547749.3在审
发明人：罗尼·罗斯纳;摩西·马奥;迈克尔·比哈尔;罗农·加巴伊;子基·沃尔特;奥伦·阿加姆 -专利权人：英特尔公司
申请日： 2020-06-16 - 公布日： 2021-02-23 - 主分类号： G06F15/82 文献下载
摘要：本公开涉及用于多个异步消耗者的方法和装置。一种装置，包括：通信处理器，该通信处理器用于从生产计算构建块接收配置信息；信用生成器，该信用生成器用于为生产计算构建块生成数量与配置信息相对应的信用，配置信息包括缓冲器的特性；源识别器，该源识别器用于分析返回的信用，以确定返回的信用源自生产计算构建块还是源自消耗计算构建块；以及复制器，该复制器用于当返回的信用源自生产计算构建块时，将返回的信用乘以第一因子，该第一因子指示配置信息中标识的消耗计算构建块的数量。
用于异步消耗方法装置

[发明专利]一种指令驱动的商用密码专用处理器系统-CN202011096724.2在审
发明人：赵昀昊;陈志坚 -专利权人：浙江大学
申请日： 2020-10-14 - 公布日： 2021-01-22 - 主分类号： G06F15/82 文献下载
摘要：一种指令驱动的商用密码专用处理器系统，处理器接收密码配置信息后进入主流水线，取指模块从内部指令存储器开始取出指令送往译码模块，译码模块根据定制指令集的编码格式进行译码、维护变长位宽的寄存器堆并将选择信号、操作码和操作数分别送往各个面向加解密的专用执行模块，数据存取模块按分组长度从片外存储读取数据并写入输出结果，密码运算模块按照指令译码结果依序处理数据并前馈和回写中间结果，分支跳转模块根据条件判断进入、继续或结束迭代循环。本发明面向加解密算法，通过指令驱动专用的执行模块，提供合理的中间数据方案，可以额外增加执行单元，灵活地支持更多的加解密算法。
一种指令驱动商用密码专用处理器系统

[发明专利]数据存储方法、装置、设备和存储介质-CN202010764719.8有效
发明人：牛昕宇;李远超;蔡权雄 -专利权人：深圳鲲云信息科技有限公司
申请日： 2020-08-03 - 公布日： 2020-12-08 - 主分类号： G06F15/82 文献下载
摘要：本发明实施例公开了一种数据存储方法、装置、设备和存储介质。该数据存储方法包括：获取神经网络的第一层的第一待计算数据和所述第一待计算数据对应的第一神经网络计算类型；基于所述第一神经网络计算类型配置第一预设规则；基于所述第一预设规则对所述第一待计算数据进行存储，以使所述第一待计算数据按照所述第一神经网络计算类型匹配的第一数据顺序发送给数据流网络中的计算模块进行计算；其中，所述第一待计算数据按照预设的数据流向在所述数据流网络中流动。通过根据神经网络计算类型配置对应的预设规则，达到将不同网络计算类型的数据按不同存储方式存储并发送给计算模块进行计算的效果。
数据存储方法装置设备介质

[发明专利]配置状态寄存器的批量存储和加载操作-CN201880073159.2在审
发明人： M·K·克施温德;V·萨拉普拉 -专利权人：国际商业机器公司
申请日： 2018-11-02 - 公布日： 2020-06-26 - 主分类号： G06F15/82 文献下载
摘要：配置状态寄存器的批量存储和加载操作。执行用于执行针对具有共同特性的一组配置状态寄存器的批量操作的指令。为了对该组配置状态寄存器执行批量操作而执行多个操作，并且基于执行多个操作来完成指令。
配置状态寄存器批量存储加载操作

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