[发明专利]一种基于连线总和最小的芯片布局方法

说明书

一种基于连线总和最小的芯片布局方法，包括：将总连线长初始化为一个很大的数，再控制迭代次数，不断随机生成序列对来表示各矩形电路模块间的上下左右位置关系输入到模型求解，得出在当前迭代次数下线长最小的序列对；再通过改变该序列对的领域算子得到新的序列对带入模型，如果得出的总线长比原来的小则接收改变领域算子所得到新序列对，否则舍弃；直到达到领域算子改变的迭代次数；最后输出最小总线长，以及各矩形电路模块的坐标，得到一个基于连线总和最小的芯片排布。本发明能够通过最小化芯片连线的总线长来提升集成芯片的性能，同时生成一个合理的芯片排布，节省生产矩形芯片的材料，提高材料利用率，使得在大批量生产中带来显著经济效益。

技术领域

本发明涉及芯片布局技术领域，尤其涉及一种基于连线总和最小的芯片布局方法。

背景技术

芯片连线总和最小，是指在VLSI(大规模集成)芯片设计中，已知n个宽、高分别任意给定的矩形电路模块，如何确定一个大小可变矩形芯片，使得所有的矩形电路模块都能够合法地放入其中，并且要求矩形芯片中各电路模块间的连线总和尽可能小。合法是指放入任意矩形电路模块后不超出矩形芯片的边界、电路模块的边平行于矩形芯片的边，且各电路模块间两两互不重叠。连线总和是指每个矩形电路模块上有许多引脚，各个矩形电路模块从引脚处通过导线连通所需要导线的总长度；

最小化芯片连线总和问题是VLSI(大规模集成)芯片设计的一个重要步骤。在大规模集成芯片设计领域，通常需要在矩形芯片上放置一组矩形模块，并且这些模块需要通过导线连接，要考虑的目标是最小化矩形芯片的面积和最小化导线的总长度。由于芯片性能是在大规模集成芯片设计中最主要考虑的优化目标，互连线的长短是影响芯片的功耗、延时、可靠性等性能的主要因素；另一方面生产芯片的材料非常昂贵，总连线长度最小化可以节约金属导线的使用，因此材料的节约对于降低制造成本有重要的影响，特别是在大批量生产中，提高芯片材料利用率可以带来显著的经济效益；

但是目前大多算法应用在大规模集成芯片设计中主要是优化芯片的总面积，而忽略各矩形电路模块间的互连线，从而不能降低芯片的功耗和延时。针对大规模集成芯片中线长最小化问题，目前的解决方法是把各矩形电路模块的连接位置简化为模块的中心与其他模块相连接，这样使得得出的结果过于简化，不具有代表性，不能更好的运用到实际问题当中。

本发明针对最小化芯片连线总和问题提出一种基于线长最小化的芯片排布方法，该方法在大规模集成芯片设计中能够通过最小化芯片连线的总线长从而最大程度的提升集成芯片的性能，同时生成一个合理的芯片排布，还可以最大程度的节省生产矩形芯片的材料，提高材料的利用率，从而使得在大批量生产中给企业带来显著的经济效益。并且该方法优于现有方法并针对大多数经典实例改进了解决方案。

发明内容

本发明的目的在于针对背景技术中的缺陷，提出一种基于连线总和最小的芯片布局方法，实现在大规模集成芯片设计中能够通过最小化芯片连线的总线长从而最大程度的提升集成芯片的性能，同时生成一个合理的芯片排布，还可以最大程度的节省生产矩形芯片的材料，提高材料的利用率，从而使得在大批量生产中带来显著的经济效益。

为达此目的，本发明采用以下技术方案：

一种基于连线总和最小的芯片布局方法，包括如下步骤：

步骤A：将芯片总连线长初始化为最大的预设线长，初始化迭代次数；

步骤B：随机生成一个序列对，所述序列对用于表示各矩形电路模块间的上下左右位置关系，将序列对输入至模型求解，获得当前迭代次数下最小总连线长及其所对应的当前序列对；

步骤C：改变当前序列对的领域算子得到新序列对，将新的序列对输入至原始模型求解，获得新序列对及其所对应的总连线长；

步骤D：判断新序列对所对应的总连线长是否小于当前序列对所对应的总连线长，若否，则删除新序列对，保留当前序列对，重复执行步骤C；若是，则删除当前序列对，保留新序列对并将其重新标记为当前序列对；