[发明专利]一种CRC码并行计算方法、装置及其应用

说明书

本发明涉及数据处理技术领域，公开了一种CRC码并行计算方法、装置及其应用，其中方法包括获取CRC生成多项式，处理生成一校验基准矩阵，并对第一组数据进行计算处理生成第一CRC校验码，将其与第二组数据执行异或操作，并基于校验基准矩阵对异或结果计算处理生成第二CRC校验码，依次对后续组数据重复执行上一步骤，并将最终生成的CRC校验码作为待编码数据的CRC校验码输出，本发明实现了对多位数据进行并行实时的CRC码计算，其步骤简单，无需消耗大量逻辑资源，不仅可以在一个时钟周期内计算多位数据的CRC码，也可以改变CRC多项式的位宽，大大提高了灵活性和兼容性，特别匹配满足存储装置读写数据的特殊性要求。

技术领域

本发明涉及数据处理技术领域，具体涉及一种CRC码并行计算方法、装置及其应用。

背景技术

在数据存储和传输领域，由于干扰等各方面的影响，传输的数据可能会出现错误，为了提高数据传输的可靠性，就需要对数据进行检查或纠错的编码手段。

循环冗余校验(Cyclic Redundancy Check,CRC)由于其纠错能力强，硬件开销小且易于实现的优点，已经被广泛应用于数据通信领域。CRC校验的本质是基于特定的多项式对数据进行一系列的运算，再将计算的结果附加在数据的结尾一起传输，接收方通过相同的算法对数据进行计算，再将得到的结果与收到的CRC结果进行比对，若结果一致则表明传输无误。

传统的CRC校验算法主要分为两种：串行位算法和并行多字节算法：串行位算法实现方式最为简单，但一个时钟周期只能计算一位数据，效率较低，不适合应用于高速率的数据传输；并行多字节算法一个时钟周期可以计算一个或多个字节的数据，但该算法需要在接收完完整的数据后才可以计算，而实际的存储芯片一次能读出的数据量确是有限的，这样就需要消耗额外的寄存器对数据进行暂存。例如存储阵列每次读出64比特数据并且在4个时钟后读出新的数据，为了不额外缓存数据，就需要在这4个时钟内计算出该64比特数据的CRC校验值，如何实现上述并行CRC计算过程并避免传统并行CRC计算带来的高硬件复杂度，是亟需解决的问题。

发明内容

针对现有技术的不足，本发明提供一种CRC码并行计算方法、装置及应用，特别适用于存储装置的读取特性，能够对多位数据进行并行实时的CRC计算且步骤简单，无需消耗大量逻辑资源。

本发明解决技术问题采用如下技术方案：

本发明提供一种CRC码并行计算方法，用于计算生成待编码数据的CRC校验码，其中，所述待编码数据包括至少一组等比特位数据，所述计算方法包括：

获取CRC生成多项式，处理生成一校验基准矩阵；

基于校验基准矩阵对第一组数据进行计算处理生成第一CRC校验码；

将第一CRC校验码与第二组数据执行异或操作，并基于校验基准矩阵对异或结果计算处理生成第二CRC校验码；

依次对后续组数据重复执行上一步骤，并将最终生成的CRC校验码作为待编码数据的CRC校验码输出。

优选地，所述校验基准矩阵通过以下方法生成，包括：

根据CRC生成多项式配置产生一组信息码；

匹配生成第一信息码的校验基准值；

基于第一信息码的校验基准值依次生成后续信息码的校验基准值，具体包括：

若第n-1(n≥2)信息码的校验基准值最高位数据为0，则将第n-1信息码的校验基准值左移一位得到第n信息码的校验基准值；

否则将第n-1个信息码的校验基准值左移一位后再与第一信息码的校验基准值进行异或操作才得到第n信息码的校验基准值；

根据所有校验基准值配置生成校验基准矩阵。