[发明专利]一种基于HEVC的高性能音视频编码装置

权利要求书

1.一种基于HEVC的高性能音视频编码装置，其特征在于，包括SDI视频接口、PAL视频接口、CameraLink视频接口、HDMI视频接口、音频接口、同步数据输出接口、控制接口、回报接口、FPGA、HEVC编码核心板，所述FPGA用于实现SDI预处理模块、PAL预处理模块、CameraLink预处理模块、音频编码模块、控制指令解析模块、回报组帧模块和同步数据输出模块；

其中，SDI视频接口接收标准SDI视频数据，通过SDI视频均衡器和SDI解串器将外部输入的高速串行SDI视频数据转换为1对差分时钟和5对差分数据，并输出给FPGA的SDI预处理模块；

PAL视频接口接收外部标准PAL视频数据，通过模数转换芯片将串行模拟信号转换为并行数字信号，并输出给FPGA的PAL预处理模块；

CameraLink视频接口接收CameraLink数字信号，通过DS90CR286AMTD芯片将1对差分时钟和4对差分数据转换成1位时钟和28位并行数据，并输出给FPGA的CameraLink预处理模块；

HDMI视频接口通过HDMR插座将外部输入的HDMI视频数据解析为1对差分时钟3对差分数据，并输出给HEVC编码核心板；

音频接口通过TLV320AIC23BPW音频芯片接收外部的MIC或Line音频输入，并通过I2S接口输出给FPGA的音频编码模块；

同步数据输出接口接收FPGA的同步数据输出模块的数据，经过SN65HVD1476DGSR芯片，转换为同步422数据输出；

控制接口接收外部异步422控制信号，经过SN65HVD1476DGSR芯片转换为单端信号后传给FPGA的控制指令解析模块；

回报接口接收FPGA的回报组帧模块输出的回报帧，并通过SN65HVD1476DGSR芯片转换为异步422信号输出；

FPGA的SDI预处理模块接收SDI差分信号，转换为单端信号，按照BT1120视频标准提取有效视频数据、帧同步、行同步信息，组成YUV420格式的视频数据；同时检测SDI视频输入的格式，将SDI视频输入格式信息输出给FPGA的回报组帧模块；

FPGA的PAL预处理模块接收PAL并行数据，按照BT656视频标准提取有效视频数据、帧同步、行同步信息，组成YUV420格式的视频数据；同时检测PAL视频输入是否正常，将该信息输出给FPGA的回报组帧模块；

FPGA的CameraLink预处理模块接收CameraLink并行数据，按照标准CameraLink协议提取有效视频数据、帧同步、行同步信息，组成YUV420格式的视频数据；同时检测CameraLink视频输入是否正常，将该信息输出给FPGA的回报组帧模块；

FPGA的音频编码模块从I2S接口接收原始音频数据，使用G.729标准音频压缩算法实现音频压缩，压缩后的音频数据进入FPGA的同步数据输出模块；

FPGA的控制指令解析模块从422芯片接收控制帧，控制帧固定帧长，包含固定帧头2字节，编码码率、视频编码源、编码帧率三个字节有效参数，以及校验和；控制指令解析模块按照帧协议，提取出编码码率、视频编码源、编码帧率信息；根据视频源的不同，分别选择对应SDI、PAL、CameraLink视频的YUV420数据发送给HEVC编码核心板；同时，把编码码率和编码帧率两个参数发送给HEVC编码核心板；

FPGA的回报组帧模块采集SDI预处理模块的SDI视频输入格式、PAL预处理模块的PAL视频正常与否信息、CameraLink预处理模块的视频输入正常与否信息、HEVC编码核心板的当前编码码率、编码视频源、编码帧率、HEVC码流的正常与否信息，按照回报帧协议组成回报帧，发送给422芯片；回报帧固定帧长，包含2字节固定帧头、上述参数信息以及校验和；

FPGA的同步数据输出模块接收HEVC编码核心板压缩后的视频码流，根据码流的协议对码流进行解析，检测码流的帧头是否正确，码流的帧计数是否连续，码流的校验是否正常，码流的时钟是否异常，并把这些信息发送给回报组帧模块；此外，还接收压缩后的音频数据，与视频码流一同打包，组成固定长度的帧，发送给422芯片；

HEVC编码核心板接收HDMI芯片的视频数据，根据程序中预设的码率、帧率参数，采用HEVC算法直接进行视频压缩，压缩后的码流通过SPI接口发送给FPGA的同步数据输出模块。