[发明专利]一种基于FPGA的时钟管理的冗余系统及方法

说明书

本发明涉及一种基于FPGA的时钟管理的冗余系统，包括时钟管理模块和时钟选择模块，所述时钟管理模块和时钟选择模块相连，所述时钟管理模块用于当输入时钟稳定时，锁相环持续向时钟选择模块输出时钟锁定的高脉冲信号，所述时钟选择模块用于快速切换失锁时钟，输出锁定时钟以保障输出连续。本发明的一种基于FPGA的时钟管理的冗余系统及方法通过时钟选择模块的n级选择器单元将输入的多路时钟进行判断有效并选择输出，使得当某一路时钟信号断开时，系统能够快速的切换其他路时钟作为输出时钟，以保证输出连续性，也保障了系统的稳定性。

技术领域

本发明涉及时钟管理技术领域，具体涉及一种基于FPGA的时钟管理的冗余系统及方法。

背景技术

针对多路视频拼接技术领域，为保证输入视频流与输出视频流速率的严格匹配，通常会使用输入视频流随入像素时钟作为输出视频的驱动时钟。假如不采用输入视频流随入像素时钟而选用本地与上述时钟同频的时钟作为输出视频驱动时钟的话，会因为两者时钟相位上的偏差和频率上的细小差距导致最终输入和输出视频不连续的情况，影响系统的整体稳定性。

本发明一种基于FPGA的多路时钟选择器，在多路视频流输入时，假如系统使用的是第一路视频随入像素时钟作为输出视频的驱动时钟，当这一路视频流断开时，随入像素时钟也会随即断开，因此系统需要快速的切换其他路视频随入像素时钟时钟作为输出视频驱动时钟以保证输出连续性，也保障了系统的稳定性。

发明内容

本发明所要解决的技术问题是提供一种基于FPGA的时钟管理的冗余系统及方法来解决现有技术的时钟系统中输入和输出视频不连续而影响整体稳定性的问题。

为解决以上技术问题，本发明是技术方案是：提供一种基于FPGA的时钟管理的冗余系统，其创新点在于：包括时钟管理模块和时钟选择模块，时钟管理模块和时钟选择模块相连，所述时钟管理模块用于当输入时钟稳定时，锁相环持续向时钟选择模块输出时钟锁定的高脉冲信号，所述时钟选择模块用于快速切换失锁时钟，输出锁定时钟以保障输出连续。

进一步的，所述时钟管理模块和时钟选择模块均采用FPGA实现。

进一步的，所述时钟选择模块包括一个控制总线和n级时钟时钟选择器单元，所述控制总线位宽为2^n-1bit，第一级时钟选择器单元包括2^n-1个选择器，第二级时钟选择器单元包括2^n-2个选择器，第三级时钟选择器单元包括2^n-3个选择器，……，第n-1时钟选择器单元包括2^n-(n-1)个选择器，第n级时钟选择器单元包括2^n-n个选择器，每一所述时钟选择器单元中，每两个选择器的输出端均对应连接下一级时钟选择器单元内的一个选择器输入端，通过每一个选择器将输入选择器的两个时钟信号选择一个输出，第n级时钟选择器单元的输出端作为时钟选择模块的输出端输出信号。

进一步的，所述选择器包括4个端口，端口a和端口b为时钟输入端口，端口c为时钟输出端口，端口d为时钟选择的控制端口，所述端口d和控制总线连通，用于通过控制总线对选择器的两路时钟输入作二选一控制输出。

为解决以上技术问题，本发明还提供一种基于FPGA的时钟管理的冗余方法，其创新点在于：具体包括以下步骤：

(1)外界向时钟管理模块输入2ⁿ路时钟信号，时钟管理模块将2ⁿ路时钟信号传输给时钟选择模块，同时通过控制总线向时钟选择模块输出每一路时钟信号的锁定信号；

(2)时钟管理模块将2ⁿ路初始时钟信号传输给时钟选择模块的第一级时钟选择器单元，其中，每两路初始时钟信号分别通过端口a和端口b输入到一个选择器内，第一级时钟选择器单元的选择器个数为2^n-1，并通过控制总线控制每一个选择器选择其中一路时钟信号从端口c输出；