[发明专利]基于FPGA的恒流型中频除尘电源火花闪络检测处理系统

权利要求书

1.一种基于FPGA的恒流型中频除尘电源火花闪络检测处理系统，其特征在于，包括FPGA模块，控制器，滞环信号转换模块，电流滞环模块，带滞环的电压比较模块，采样调理模块和功率开关管驱动模块；

FPGA模块和控制器直接相连，FPGA模块将系统信息传送给控制器，控制器将控制信息写入FPGA模块内部，控制系统的运行；

滞环信号转换模块和FPGA模块相连，FPGA模块向滞环信号转换模块传送两路不同占空比的PWM数字信号，滞环信号转换模块将其转换为幅值正比于PWM数字信号占空比的直流电压模拟信号，作为电压比较模块的给定电压比较信号和电流滞环模块的电流滞环上下限给定信号；

电流滞环模块接收经过采样调理模块调理后的实际电流信号和电流滞环上下限给定信号，产生功率开关管的高频驱动信号，并传送给FPGA模块；

带滞环的电压比较模块接收经过采样调理模块调理后的实际电压信号和给定电压比较信号，得到电压比较结果信号，并传送给FPGA模块；

FPGA模块根据功率开关管的高频驱动信号和电压比较结果信号，实时检测火花闪络状态，并产生功率开关管驱动信号，传送给功率开关管驱动模块；

所述FPGA模块包括火花检测模块，火花处理模块和滞环信号处理模块；火花检测模块的输入连接电流滞环模块产生的高频开关管驱动信号和电压比较模块的电压比较结果信号；火花处理模块的输入连接火花检测模块的火花闪络输出信号、火花闪络清除信号以及时钟输入信号，输出的开关管锁死信号连接驱动模块的输入端，输出的闪络信号和短路信号连接主控制器；滞环信号处理模块的输入连接滞环上下限给定的PWM信号、火花闪络信号以及火花闪络清除信号，输出经处理后的滞环上下限PWM信号，与外部的滞环信号转换模块连接；

所述火花检测模块包括延时计数器0，延时计数器0的使能端和清零端连接反向处理后的高频驱动信号，延时计数器0的第三输出端和时钟信号经过或运算后连接延时计数器0的时钟输入端，延时计数器0的输出信号和电压比较结果信号经与运算后得到火花闪络输出信号。

2.根据权利要求1所述的基于FPGA的恒流型中频除尘电源火花闪络检测处理系统，其特征在于，所述火花处理电路包括驱动信号封锁计时电路，闪络状态清除电路，短路状态判断电路；

所述驱动信号封锁计时电路包括D触发器1，D触发器1的时钟输入端连接火花闪络信号，输出端连接延时计数器1的使能输入端；延时计数器1的溢出输出端连接D触发器2的信号输入端，D触发器2的输出经反向操作后与D触发器1和延时计数器1的清零端连接；

所述闪络状态清除电路包括D触发器3，D触发器3的时钟输入端和闪络信号输入端连接，D触发器3的清零端和闪络信号清除输入端连接；

所述短路状态判断电路包括延时计数器2、D触发器4和延时计数器3，延时计数器2的第二输出端和闪络信号输入端经或门运算后与延时计数器2的使能端连接；D触发器4的时钟输入端和火花清除信号输入端连接，输出端和延时计数器3的使能端连接；延时计数器3的第二输出端经过反向操作后连接到D触发器4的清零端和延时计数器3的清零端；

D触发器1的输出、延时计数器2第二输出端以及D触发器3的输出端经过或运算后共同作为驱动模块使能信号输出。

3.根据权利要求1所述的基于FPGA的恒流型中频除尘电源火花闪络检测处理系统，其特征在于，所述滞环信号处理模块由Verilog语言编程实现，所述模块输入为电流滞环上下限给定PWM信号、火花闪络信号以及火花闪络清除信号，检测滞环PWM信号的占空比，根据火花闪络状态控制给定的滞环PWM信号输出占空比。

4.根据权利要求1所述的基于FPGA的恒流型中频除尘电源火花闪络检测处理系统，其特征在于，所述滞环信号转换模块包括电压跟随器和巴特沃斯滤波电路，电压跟随器的输入连接FPGA模块输出的PWM波，输出连接巴特沃斯滤波电路的输入端，巴特沃斯滤波电路的输出连接电流滞环电路的电流上下限输入端。