[实用新型]用于图形图像字符叠加的装置

说明书

技术领域

本实用新型具体涉及一种用于图形图像字符叠加的装置。

背景技术

随着经济技术的发展和人们生活水平的提高，视频监控技术也得到了长足的发展。

当前主流的图形图像字符叠加装置，其叠加模块图大致如图1所示：输入模块用于获取需要叠加的字符数据，视频解码模块用于获取需要叠加的视频数据，控制模块用于获取需要叠加的字符数据，并控制叠加模块进行字符和视频的叠加，最后通过视频解码模块输出叠加了字符数据的视频片段。目前，视频解码模块的数据源大部分采用网络摄像头，图形图像字符叠加方案则广泛采用单片机作为控制模块，以OSD芯片作为叠加模块，从而完成字符与视频的叠加处理。

然而，现有的技术方案中，由于OSD技术对同步时序要求非常高，而采用单片机控制时序时，其可靠性较差，因此这种方案在标清视频中应用较为广泛，而在处理高清视频时则显得非常困难，使得现有的图形图像字符叠加装置的拓展性不强，而且越来越不适用于现今对于高清图像或高清图片数据的要求。而如果采用FPGA作为叠加模块芯片进行字符叠加屏显，则需要把一个完整的字库存储到一个设备里面，视频信号经过解码芯片进入FPGA，FPGA通过读取预先存储于外部设备中的字符内容，对叠加字符和视频信号进行相应逻辑运算以 实现字符叠加功能。这种处理方法存储成本高、电路设计复杂、应用时不灵活，若是通过计算机或者其他通讯设备把点阵刷新到字符设备中，需要的通讯数据量大，刷新不够及时，设备成本也高。

实用新型内容

本实用新型的目的在于提供一种成本低廉、应用范围广、电路相对简单的用于图形图像字符叠加的装置。

本实用新型提供的这种用于图形图像字符叠加的装置，包括输入模块、控制模块、叠加模块、视频解码模块和视频编码模块，叠加模块采用FPGA芯片进行视频和字符的叠加控制，控制模块采用DSP或ARM处理器电路，且视频解码模块包括一路标清视频解码模块和一路高清视频解码模块；控制模块用于通过输入模块获取需要叠加的字符数据并生成字模库和控制指令，并将字模库和控制指令传输到叠加模块；视频解码模块用于获取视频图像数据并上传至叠加模块；叠加模块用于根据上传的视频图像数据和控制模块发送的控制命令和字模库的叠加字符数据将字符数据叠加至视频图像上，并通过视频解码模块输出叠加了字符的视频片段。

所述的DSP处理器电路为由型号为TMS320C6455BCTZA的DSP芯片构成的处理器电路。

所述的叠加模块为由型号为XC7A100T-2FGG4841的FPGA芯片构成的电路。

所述的视频解码模块包括标清视频解码模块和高清视频解码模块，所述标清视频解码模块用于获取标清视频输入数据，解析数据后传入叠加模块；高清视频解码模块用于获取高清视频输入数据，解析数据后传入叠加模块。

所述的标清视频解码模块由型号为ADV7180WBCP32Z的PAL视频解码芯片构成的电路组成。

所述的高清视频解码模块由型号为GV7601的SDI视频解码芯片构成的电路组成。

所述的视频编码模块包括标清视频编码模块和高清视频编码模块，所述标清视频编码模块用于从叠加模块获取输入数据，将数据编码为标清视频流信息后进行视频输出；高清视频编码模块用于从叠加模块获取输入数据，将数据编码为高清视频流信息后进行视频输出。

所述的标清视频编码模块由型号为ADV7391BCPZ的PAL视频编码芯片构成的电路组成。

所述的高清视频编码模块由型号为GV7600的SDI视频编码芯片构成的电路组成。

本实用新型构成的这种用于图形图像字符叠加的装置，通过采用高性能的DSP或ARM芯片作为控制模块对由FPGA构成的叠加模块进行控制，从而克服了单片机作为控制芯片时的时序缓慢和精度差的问题，而且采用DSP+FPGA的技术方案，其电路相对简单，成本也相对低廉；采用两路视频解码和视频编码模块进行视频的获取和输出，从而兼容了标清和高清两种视频模式，因此本实用新型的适用性更广。

附图说明

图1为现有的图形图像字符叠加装置的叠加模块图。

图2为本实用新型的图形图像字符叠加装置的叠加模块图。

图3为本实用新型的标清视频解码模块的电路原理图一。

图4为本实用新型的标清视频解码模块的电路原理图二。

图5为本实用新型的标清视频编码模块的电路原理图。

图6为本实用新型的高清视频解码模块的电路原理图。