[发明专利]一种全相联指令Cache

说明书

本发明涉及计算机硬件技术领域，公开了一种全相联指令Cache，包含：标签控制模块1，将取指地址与标签控制模块1保存的地址进行比较，若命中，则直接从存储器模块3相应地址中取出指令数据，返回给请求发起方；如果未命中，则对未命中Cache的取指请求进行缓存，并发起向内存的取指请求，待内存返回数据后，结合PLRU算法模块2产生的更新地址，更新存储器模块3相应地址中保存的指令数据，而后，标签控制模块1对缓存的未命中请求进行第二次比较；PLRU算法模块2，利用标签控制模块1将最长时间内没有被访问的Cache块地址作为更新地址返回给标签控制模块1；存储器模块3，用于保存内存映射到Cache中的指令数据。

技术领域

本发明涉及计算机硬件技术领域，尤其涉及一种全相联指令Cache。

背景技术

随着计算机系统的迅速发展，现代计算机系统越来越受主存储器性能的限制。处理器的性能以每年60％的速度在增长，而主存储器芯片带宽仅仅以每年10％的速度在增长。在速度方面，主存储器和处理器一直保持了大约一个数量级的差距。由于CPU和存储器的速度差距越来越大，于是出现了Cache，存在于CPU与主存之间，他的存取速度接近于CPU速度，但是容量小，价格高昂。

Cache的出现是一种无奈的妥协，也成为了影响系统性能的关键因素之一。如今嵌入式系统正成为计算机工业中的重要组成部分，在汽车电子、音视频处理、工业自动化等领域都有着广泛的应用。嵌入式系统的一个重要特征就是它的实时性，需要对数据进行实时的传输和处理，因此对于cache结构的组织和设计也有着更高的要求。如果一次访存的数据在cache中命中，那么只需要1或2个处理器周期就能够得到数据；但如果所需要的数据不在cache中，那么往往需要高一个数量级的处理器周期来得到数据。

所以，设计实现高性能指令Cache，提升Cache命中率有着深远意义。

发明内容

本发明公开了一种全相联指令Cache，不但能够显著提升Cache命中效率，还能在保证性能的情况下，简化指令Cache设计难度。

本发明的技术解决方案是：

一种全相联指令Cache，包含标签控制模块1、PLRU算法模块2和存储器模块3，

标签控制模块1，将取指地址与标签控制模块1内的标签寄存器中保存的地址进行比较，若命中，则直接从存储器模块3相应地址中取出指令数据，返回给请求发起方；如果未命中，则对未命中Cache的取指请求进行缓存，并发起向内存的取指请求，待内存返回数据后，结合PLRU算法模块2产生的更新地址，更新存储器模块3相应地址中保存的指令数据，而后，标签控制模块1对缓存的未命中请求进行第二次比较，若命中，则直接从存储器模块3相应地址中取出指令数据，返回给请求发起方；如果未命中，则发起向内存的取指请求，待内存返回数据后，标签控制模块1返回指令给请求发起方；

PLRU算法模块2，利用来自标签控制模块1对取指地址命中与否的判断情况来预测未来的数据使用情况，将最长时间内没有被访问的Cache块地址作为更新地址返回给标签控制模块1；

存储器模块3，用于保存内存映射到Cache中的指令数据。

全相联指令Cache采用全相联的地址映射方式。

本发明的技术效果是：

通常来讲，已有的指令Cache设计实现方案多是通过增大Cache的容量或者优化替换算法等以减小Cache的缺失率。考虑到Cache容量增加带来的成本问题，以及指令Cache在整个处理器运行中所处的重要地位，本发明通过优化替换算法、优化标签控制逻辑、采用全相联的地址映射方式，实现了在不增加Cache容量的前提下提升性能，不仅有利于控制成本，还一定程度上降低了设计难度。

附图说明

图1是本发明结构示意图。