[发明专利]四步关联全加器

说明书

一种四步关联全加器。一种用于使第一一位变量与第二一位变量以及低位进位位相加以生成总和位和高位进位位的方法，该方法包括：将总和位初始化为第二一位变量的值，将高位进位位初始化为低位进位位的值，以及如果对由第一一位变量、第二一位变量以及低位进位位的取反值形成的序列与预先定义的一组变化触发序列中的一个变化触发序列的比较匹配，则修改总和位和高位进位位。

相关申请的交叉引用

本申请要求享有于2016年12月6日提交的美国临时专利申请62/430,372和同样于2016年12月6日提交的62/430,767的优先权，这两个申请通过引用并入本文。

技术领域

本发明总体上涉及关联计算，并且更具体地涉及使用关联计算的全加器实现。

背景技术

加法器是执行数字加法的数字电路。最常见的加法器对二进制数进行运算。二进制数仅使用两个不同的符号0和1来表示数值。二进制数的每个数字表示2的递增次幂，其中最右边的数字表示2⁰，下一个数字表示2¹，然后是2²，以此类推。二进制数的值可以通过公式1来计算：

X×2⁰+Y×2¹+Z×2²… 公式1

其中X、Y、Z等的值可以是0或1。

使两个单个数字的二进制数A和B相加是相对简单的。A+B的和是S和CY，其中总和S等于公式1中的X；而CY(其为“进位位”)，等于公式1中的Y。

因此，使两个一位数A和B相加的四种可能方式产生：

(a)0+0→S＝0，CY＝0

(b)0+1→S＝1，CY＝0

(c)1+0→S+1，CY＝0

(d)1+1→S＝0，CY＝1

在许多计算机和其他种类的处理器中，加法器不仅用于算术逻辑单元中，而且还用于处理器的其他部分中，其中加法器用于计算地址、表索引、增量和减量运算符以及类似的操作。

现在参考的图1示出了本领域公知的一位半加器100、一位全加器110以及多位加法器120。

本领域已知的一位半加器100使两个单个二进制数字A和B相加，并且具有两个输出，总和S以及进位CY_out。进位表示溢出到多位数字加法的下一数字。

全加器110使二进制数相加并考虑低位进位(carry in)的值和高位进位(carryout)的值。一位全加器110使三个一位数A、B以及CY_in相加，其中A和B是要相加的位，而CY_in是从先前的一位全加器运算中低位进位的位。全加器的输出是S和CY_out，其中S是所计算的三个输入位的总和，而CY_out是高位进位的位。

多位加法器120由多个一位全加器构成，以使两个N位数P和Q相加。除了来自P的位A和来自Q的位B之外，每个全加器输入端还接收输入进位位CY_in，其为先前加法器的输出进位位CY_out。注意，第一个(并且仅第一个)全加器总是具有值为零的低位进位位CY_in＝0，因为没有来自先前步骤的低位进位。多位加法器120的示例是四位加法器，并且其由连接的四个一位加法器110构成，以使得一个加法器的高位进位是下一加法器的低位进位。多位加法器120的输出是多位数R，其由每个全加器110的得到的位S和最后一个(最左侧)全加器的CY_out构成。