[发明专利]宽带数字阵列雷达接收通道的优化设计方法

说明书

本发明公开了一种宽带数字阵列雷达接收通道的优化设计方法，通过改变宽带数字阵列雷达接收通道的抽取模块及分数时延滤波器的相对位置，将后级抽取结构中的抗混叠滤波器前置，并将可变分数时延滤波器移到抽取模块之前,得到等效多级滤波器，从而根据等效多级滤波器的通带内纹波、阻带内纹波、通带截止频率、阻带截止频率要求，设计目标函数和约束条件来得到优化设计。本发明能有效地减少各级滤波器的阶数，降低系统复杂度和功耗。

技术领域

本发明属于宽带数字阵列技术领域，具体涉及一种基于时延波束形成的宽带数字阵列接收通道的优化设计方法。

背景技术

宽带数字阵列由于存在相控阵天线孔径效应及天线孔径渡越时间，直接采用相位加权无法形成期望的宽带波束方向图，因此，需采用基于时延的宽带波束形成方法。在采用数字时延方式时，常规的宽带数字阵列(WB-DAR)接收通道包括N个LNA(低噪声功放)、ADC(数模转换)、NCO(数字控制振荡器)和幅相加权模块，以及2N个抽取、整数时延和分数时延模块构成，其中N(N＞2)表示通道数，其结构如图1所示：LNA的输入端用于输入阵列接收信号，输出端与ADC的输入端相连，ADC的输出端分为两路，一路与NCO的同相输出端作为一个乘法器的输入，另一路与NCO的正交输出端作为另一个乘法器的输入，两个乘法器分别输出I路基带信号和Q路基带信号送到抽取模块的输入端，各抽取模块的抗混叠滤波器实现对输入信号的M倍(预设值)抽取处理；对应同一NCO的两个抽取模块的输出端分别与同一幅相加权模块的两个输入端相连，各幅相加权模块基于预置的幅相加权值W_i(i＝0,1,…,N-1)对输入信号进行幅相加权处理；幅相加权模块的两路输出端分别连接一个整数倍时延模块，该整数倍时延模块基于预置的整数倍时延值D_i(i＝0,1,…,N-1)实现对输入信号的整数倍时延处理，其中对应同一幅相加权模块的两个整数倍时延模块的时延值D_i相同；整数倍时延模块的输出端与分数时延模块的输入端相连，该分数时延模块通过滤波器实现对输入信号的可变分数时延，其滤波器通常采用Farrow结构，如图2所示，其中x(n)为滤波器输入，y(n)为滤波器输出，G_l(z)表示Farrow子滤波器，其中l＝0,…,L，L+1表示Farrow子滤波器数，d^l(l＝0,…,L)表示分数时延加权因子，即基于预置的d^l的对输入信号进行分数时延处理，其中对应同一幅相加权模块的两个分数时延模块的d^l相同；最后分别对N个对应I路基带、Q路基带的分数时延模块的输出进行合并得到对应的I路基带信号、Q路基带信号。

在采用FPGA实现时，WB-DAR接收通道需要用到大量的乘法器和加法器资源，使得接收通道资源消耗大，而减少接收通道资源消耗的途径在于优化设计方法，以降低抗混叠滤波器和分数时延滤波器的阶数，来满足指定的性能指标条件。

发明内容

本发明的发明目的在于：根据等价变换后整个通道的总体频率响应特性设计目标函数和约束条件，求解各级抗混叠滤波器和分数时延滤波器系数，降低滤波器阶数和系统复杂程度。

本发明的宽带数字阵列雷达接收通道的优化设计方法，包括下列步骤：

改变宽带数字阵列雷达接收通道的抽取模块及分数时延滤波器的相对位置，将后级抽取结构中的抗混叠滤波器前置，并将可变分数时延滤波器移到抽取模块之前,得到等效多级滤波器，从而根据等效多级滤波器的通带内纹波、阻带内纹波、通带截止频率、阻带截止频率要求，设计目标函数和约束条件来得到优化设计；

等效多级滤波器的总体频率响应函数H(jω)＝H₁(jω)H₂(jM₁ω)H_d(jMω)，其中H₁(jω)表示第一级抗混叠滤波器的频率响应，H₂(jM₁ω)表示第二级抗混叠滤波器的频率响应，H_d(jMω)表示第三级的可变分数时延滤波器的频率响应；