[发明专利]一种快速评估系统高速链路风险点的方法及系统

说明书

技术领域

本发明涉及计算机技术领域,具体地说是一种快速评估系统高速链路风险点的方法及系统。

背景技术

在Server产品系统设计时，因主板及配套附属子板开发数量较多，存在主板上外扩的高速IO总线类型较多且走线系统互连较复杂等问题。

在主板高速走线SI设计质量风险评估上，通常采用的方法是：信号仿真模拟评估或借鉴已开发类似产品案例测试数据进行高速链路风险评估。然而在Purley平台某产品设计开发时，因项目本身开发进度较紧张，采用信号仿真模拟方法无法满足当前项目进度时间要求，对主板通过750mm cable搭配3.5x4SATA背板链路设计来说，借鉴上代Grantley平台上类似互连链路设计，且打板测试SATA3.0眼图质量Pass数据。

因而，主观认为当前链路风险可控。但此产品各板卡打样回板进行SIV(Signal Integration Validation，信号完整性测试)测试时，发现主板搭配3.5x4背板SATA3.0测试眼图fail，经debug排除，确定问题根源为两平台使用的cable部件，虽走线长度一样，但规格不同，其loss在3GHz频点下相差1.5dB。因而说明项目设计开发时，在某些条件因素限制及不确定时，针对高速走线系统链路的评估，沿用传统评估手段已无法较好的管控高速走线链路风险，会对产品开发周期及设计质量带来不确定影响。

发明内容

本发明的目的在于提供一种快速评估系统高速链路风险点的方法及系统，用于解决在产品研发时，无法较好的管控高速互联链路风险的问题。

本发明解决其技术问题所采用的技术方案是：一种快速评估系统高速链路风险的方法，包括以下步骤：

创建高速链路的互联模型，并将链路的配置信息导入结互联模型内，形成高速链路的互联拓扑结构；

从互联拓扑结构中提取高速链路各子部件单元的插入损耗，计算全链路通道总损耗；

将所述全链路通道总损耗与链路预估插损值进行比较，得到设计链路的全链路风险等级。

进一步地，所述方法还包括对风险等级高的链路进行信号仿真模拟评估的步骤。

进一步地，通过文字处理工具创建所述高速链路的互联模型。

进一步地，所述文字处理工具为Excel。

进一步地，所述互联模型包括按照链路顺序依次连接的主板、第一cable连接器、cable、第二cable连接器、链路平台、硬盘连接器和硬盘。

进一步地，所述链路的配置信息包括链路平台、协议标准、链路各子部件单元的插入损耗、cable的长度和cable的单位插入损耗。

进一步地，通过对高速链路各子部件单元的插入损耗求和，计算出全链路通道损耗。

本发明的实施例还提供了一种快速评估系统高速链路风险的系统，包括信息预处理模块、计算模块和比对模块；

所述信息预处理模块用于创建高速链路的互联模型，并将链路的配置信息导入结互联模型内，形成高速链路的互联拓扑结构；

所述计算模块用于从互联拓扑结构中提取高速链路各子部件单元的插入损耗，计算全链路通道总损耗；

所述比对模块用于将所述全链路通道总损耗与链路预估插损值进行比较，得出设计链路的全链路风险等级。

进一步地，所述系统还包括仿真模块，所述仿真模块用于对风险等级高的链路进行信号仿真模拟评估。

发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：

1、通过文字处理工具创建高速链路的互联拓扑结构，并根据链路中各子部件单元的插入损耗快速计算出全链路的总损耗，能够快速评估高速链路的风险等级，提高链路评估风险准确度，排除仅凭主观经验评估带来的链路设计风险隐患，提高了产品设计开发的成功率。

2、针对高风险链路进行信号仿真模拟及提出方案改善建议，缩短了项目开发中逐个高速链路仿真评估所需时间。

附图说明

图1是本发明所述方法实施例1的流程图；

图2是利用本发明所述方法对Grantley平台主板搭配3.5x4背板链路的互联拓扑结构示意图；

图3是利用本发明所述方法对对Purley平台主板搭配3.5x4背板链路的互联拓扑结构示意图；

图4是本发明所述方法实施例2的流程图；

图5是本发明的系统结构示意图。

具体实施方式