[发明专利]适用于DCM和CCM的双模式同步整流控制电路

权利要求书

1.适用于DCM和CCM的双模式同步整流控制电路，包括开启时间屏蔽模块、关断时间屏蔽模块、第一SR锁存器、第二SR锁存器、第一与门、第二与门、驱动模块、第一齐纳管(D_z1)和第二齐纳管(D_z2)，

其特征在于，所述同步整流控制电路还包括第一负电平检测器、第二负电平检测器、振铃检测器和同步控制模块，

所述第二负电平检测器包括采样管，所述采样管包括第十三NMOS管(MN13)和第十四NMOS管(MN14)，所述第十三NMOS管(MN13)的漏极作为所述同步整流控制电路的第一采样端，其源极输出第一采样电压至所述第一负电平检测器的第一输入端；所述第十四NMOS管(MN14)的漏极作为所述同步整流控制电路的第二采样端，其源极输出第二采样电压至所述第一负电平检测器的第二输入端；

所述振铃检测器的输入端连接所述同步整流控制电路的第一采样端；所述第一SR锁存器的S端连接所述振铃检测器的输出端，其R端连接所述驱动模块的输入端，其Q端连接所述关断时间屏蔽模块的输入端和所述第一与门的第一输入端；所述第一与门的第二输入端连接所述关断时间屏蔽模块的输出端，其第三输入端连接所述第一负电平检测器的输出端和所述开启时间屏蔽模块的输入端；所述第二与门的第一输入端连接所述第二负电平检测器的输出端，其第二输入端连接所述开启时间屏蔽模块的输出端；所述第二SR锁存器的S端连接所述第一与门的输出端，其R端连接所述第二与门的输出端和所述同步控制模块的输出端，其Q端连接所述驱动模块的输入端；

所述第一齐纳管(D_z1)的阳极连接第二齐纳管(D_z2)的阴极和所述同步控制模块的输入端，其阴极接电源电压，第二齐纳管(D_z2)的阳极接地；所述驱动模块的输出端作为所述同步整流控制电路的输出端。

2.根据权利要求1所述的适用于DCM和CCM的双模式同步整流控制电路，其特征在于，所述同步整流控制电路还包括内部基准及电流偏置模块，用于产生基准电压(V_REF)和偏置电流。

3.根据权利要求2所述的适用于DCM和CCM的双模式同步整流控制电路，其特征在于，所述第二负电平检测器还包括第一电阻(R1)，第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第一电容(C1)、第二电容(C2)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第九NMOS管(MN9)、第十NMOS管(MN10)、第十一NMOS管(MN11)、第十二NMOS管(MN12)、第十五NMOS管(MN15)、第十六NMOS管(MN16)、第十七NMOS管(MN17)、第十八NMOS管(MN18)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第九PMOS管(MP9)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)、第十三PMOS管(MP13)、第十四PMOS管(MP14)、第十五PMOS管(MP15)、第十六PMOS管(MP16)、第十七PMOS管(MP17)、第十八PMOS管(MP18)、第十九PMOS管(MP19)和第二十PMOS管(MP20)，

第十三NMOS管(MN13)和第十四NMOS管(MN14)的栅极互连，第十三NMOS管(MN13)的源极连接第七NMOS管(MN7)、第四NMOS管(MN4)、第十一NMOS管(MN11)的源极和第十七PMOS管(MP17)、第十二NMOS管(MN12)的漏极，第十四NMOS管(MN14)的源极连接第三NMOS管(MN3)、第八NMOS管(MN8)和第十NMOS管(MN10)的源极、第十八PMOS管(MP18)的漏极以及第四电阻(R4)的一端，第四电阻(R4)的另一端连接第十一NMOS管(MN11)的漏极；

第七NMOS管(MN7)和第八NMOS管(MN8)的栅极互连并连接第五NMOS管(MN5)和第十二PMOS管(MP12)的漏极，第七NMOS管(MN7)的漏极连接第五NMOS管(MN5)的源极和第十六PMOS管(MP16)的漏极，第八NMOS管(MN8)的漏极连接第六NMOS管(MN6)的源极和第十五PMOS管(MP15)的漏极；

第五NMOS管(MN5)和第六NMOS管(MN6)的栅极互连并连接第三NMOS管(MN3)的栅极和漏极以及第十PMOS管(MP10)的漏极，第十三PMOS管(MP13)的漏极连接第六NMOS管(MN6)的漏极和第九NMOS管(MN9)的栅极，其源极接第七PMOS管(MP7)的漏极，其栅极连接第九PMOS管(MP9)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)和第十四PMOS管(MP14)的栅极以及第九PMOS管(MP9)和第二NMOS管(MN2)的漏极；

第六PMOS管(MP6)的漏极接第十二PMOS管(MP12)的源极，其栅极接第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第七PMOS管(MP7)和第八PMOS管(MP8)的栅极以及第一PMOS管(MP1)的漏极和第九PMOS管(MP9)的源极，第二PMOS管(MP2)的漏极接第十PMOS管(MP10)的源极，第三PMOS管(MP3)的漏极接第十一PMOS管(MP11)的源极，第四PMOS管(MP4)的漏极接第十七PMOS管(MP17)和第十八PMOS管(MP18)的源极，第五PMOS管(MP5)的漏极接第十五PMOS管(MP15)和第十六PMOS管(MP16)的源极，第八PMOS管(MP8)的漏极接第十四PMOS管(MP14)的源极；

第四NMOS管(MN4)的栅漏短接并连接第十一PMOS管(MP11)的漏极，第十五NMOS管(MN15)的漏极接第九NMOS管(MN9)、第十六NMOS管(MN16)和第十四PMOS管(MP14)的漏极以及第十七NMOS管(MN17)和第十九PMOS管(MP19)的栅极，其源极通过第三电容(C3)后接第九NMOS管(MN9)的栅极；第十六NMOS管(MN16)的源极连接第十八PMOS管(MP18)和第十六PMOS管(MP16)的栅极并通过第二电容(C2)后接地；第十八NMOS管(MN18)和第二十PMOS管(MP20)的栅极互连连接第十七NMOS管(MN17)和第十九PMOS管(MP19)的漏极，其漏极也互连并作为所述第二负电平检测器的输出端；

第一NMOS管(MN1)的栅漏互连并连接第二NMOS管(MN2)的栅极和第二电阻(R2)的一端，第二电阻(R2)的另一端连接第一电阻(R1)的一端、第一电容(C1)的一端、第十五PMOS管(MP15)和第十七PMOS管(MP17)的栅极，第一电阻(R1)的另一端接等效的基准电压(V1)，第一电容(C1)的另一端接地；第三电阻(R3)的一端接等效的基准电压(V1)，另一端接第十NMOS管(MN10)的漏极；所述等效的基准电压(V1)由基准电压(V_REF)经过一电压跟随器产生；第十NMOS管(MN10)的栅极连接第十一NMOS管(MN11)、第十二NMOS管(MN12)的栅极，第十五NMOS管(MN15)的栅极接第十六NMOS管(MN16)的栅极；

第一PNMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第十九PMOS管(MP19)和第二十PMOS管(MP20)的源极接电源电压，第一NMOS管(MN1)、第二NMOS管(MN2)、第九NMOS管(MN9)、第十二NMOS管(MN12)、第十七NMOS管(MN17)和第十八NMOS管(MN18)的源极接地；

所述第十三NMOS管(MN13)和第十四NMOS管(MN14)为高压横向扩散金属氧化物半导体。