[发明专利]基于IP核资源复用的多核SOC测试封装结构及测试方法

说明书

技术领域

本发明涉及多核系统芯片SOC测试技术领域，特别是涉及一种基于IP核资源复用的多核SOC测试封装结构及测试方法。

背景技术

多核系统芯片SOC已经广泛应用在嵌入式系统，以及便携式设备中，它大大提高工作性能，但是却带来了严重的功耗问题。为了减少芯片的动态功耗，动态电压-频率调整技术(Dynamic voltage frequency scaling，DVFS)已经成为一种有效并广泛应用的技术，通过系统的当前任务量调整供电电压以及时钟频率，进而降低系统的动态功耗，同时不影响系统的工作性能。针对更为复杂的SOC来说，DVFS技术常与多电压域技术(Multiple voltage island,MVI)协同使用来进一步优化功耗问题。根据工作性能，将所有的IP核划分至几个独立供电的电压域，同时每个电压域内配合DVFS技术以达到进一步减少功耗的目的。DVFS和MVI技术有效的解决复杂系统芯片动态功耗的问题，但却给测试带来了很大的挑战，大大影响了产品上市时间，主要体现在：为了保证多核SOC的无故障操作，必须在多个电压-频率水平下实施重复测试，严重影响了测试时间及成本；同时，不同供电电压下测试时，低供电电压降低了扫描链所允许的最大扫描频率，进一步增加了测试时间及成本；为了保证供电电压切换期间的无故障操作，额外的状态维持测试又增加了相应的测试时间及成本。因此，基于DVFS以及MVI的多核SOC测试问题将逐渐成为制约多核SOC发展的瓶颈，必须采取有效的措施。

为了解决以上问题，文献1(Kavousianos X,Chakrabarty K,Jain A,et al.Test schedule optimization for multicore SoCs:handling dynamic voltage scaling and multiple voltage islands[J].IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,2012,31(11):1754-1766.)在IEEE1500测试封装基础上，提出基于整数线性规划(ILP)的测试调度算法、启发式算法以及贪婪策略算法，来提高IP核不同测试任务之间的并行性，进而缩短测试时间、降低测试成本。该方法提出较早，仍然采用普通SOC的测试封装结构，从测试调度角度来优化并行的测试任务，进而缩短测试时间及成本，但其并未真正解决多供电电压下重复测试、多时钟频率以及额外的状态维持测试等问题。

随后，文献2(Vartziotis F,Kavousianos X,Chakrabarty K,et al.Time-Division Multiplexing for Testing DVFS-Based SoCs[J].IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,2015,34(4):668-681.)考虑到不同提供电压下，扫描链所能容忍的最大扫描频率是不同的，提出一种总线时分复用的测试策略及测试调度方法，其主要思想是不同低频IP核的测试数据分时复用高频的ATE测试通道，进而实现待测IP核测试数据进行高频传输，以达到提高ATE资源使用效率的目的。

文献3(Vartziotis F,Kavousianos X,Chakrabarty K,et al.Multi-site test optimization for multi-V dd SoCs using space-and time-division multiplexing[C]//2014Design,Automation&Test in Europe Conference&Exhibition(DATE).IEEE,2014:1-6.)结合TDM较大的频率匹配的优势，考虑到ATE测试通道与待测IP核封装宽度不匹配问题，为了进一步提高ATE资源的使用效率，提出一种总线空间复用策略(SDM)，其主要思想是当测试总线TAM与测试封装宽度不匹配时，在两者间插入一个宽度匹配接口，进而实现一个窄的(宽的)测试总线能够有效的为宽的(窄的)封装IP核提供服务。该SDM方法有效的提高了TDM的并行测试效率，缩短了测试时间及成本。

以上文献中提出的方法均有效缩短了测试时间，并解决了多测试频率的问题。但考虑到基于DVFS多核SOC增加的测试时间主要来自于多电压水平下的重复测试，针对这个问题，目前并没有相关的方法给予解决。