[发明专利]一种应用于机载雷达对抗系统的侦收波束控制系统与方法在审

专利信息
申请号: 201611165128.9 申请日: 2016-12-16
公开(公告)号: CN106773957A 公开(公告)日: 2017-05-31
发明(设计)人: 龚俊亮;朱弘;尤路;郭立俊;陈留国;谭学林 申请(专利权)人: 中国电子科技集团公司第三十八研究所
主分类号: G05B19/042 分类号: G05B19/042;G01S7/02
代理公司: 合肥市浩智运专利代理事务所(普通合伙)34124 代理人: 方荣肖
地址: 230000 安徽省合肥*** 国省代码: 安徽;34
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摘要:
搜索关键词: 一种 应用于 机载 雷达 对抗 系统 波束 控制系统 方法
【权利要求书】:

1.一种应用于机载雷达对抗系统的侦收波束控制系统,其特征在于:其包括中心波束控制单元、多个阵面波束控制单元、与多个阵面波束控制单元相对应的多组单元组件;每组单元组件包括加权放大单元、波束选择开关单元、补偿放大单元;该中心波束控制单元获取来自机载雷达对抗系统的总控制中心的控制指令,按规定协议对控制指令和数据进行打包处理,或将该控制指令和数据分发给相应的阵面波束控制单元;接到分发命令的阵面波束控制单元发送波束选择开关命令到对应的波束选择开关单元,同时,将幅度加权码和相位补偿码分别发送给对应的加权放大单元和对应的补偿放大单元,用于对接收的波束进行补偿放大;

其中,该中心波束控制单元包括PowerPC模块、FPGA模块;PowerPC模块是该中心波束控制单元的核心器件,一方面,PowerPC模块接收总控制中心发送的控制指令和数据,另一方面,在PowerPC模块对该控制指令进行解析之后,将对应于各个阵面波束控制单元的控制指令和数据传递给FPGA模块,FPGA模块按规定的协议对控制指令和数据进行打包。

2.如权利要求1所述的应用于机载雷达对抗系统的侦收波束控制系统,其特征在于:该中心波束控制单元通过网络与该机载雷达对抗系统的总控制中心通信,该中心波束控制单元通过光纤与各个阵面波束控制单元通信,该阵面波束控制单元通过串口协议发送相应的波束选择开关命令到对应的波束选择开关单元。

3.如权利要求1所述的应用于机载雷达对抗系统的侦收波束控制系统,其特征在于:每组单元组件还包括对相应阵面波束控制单元的波束进行自检校正的自检校正单元。

4.如权利要求1所述的应用于机载雷达对抗系统的侦收波束控制系统,其特征在于:该中心波束控制单元还包括DDR3内存模块、FLASH存储模块、两个温度监测模块、CPLD配置模块、光纤模块、RS232串口模块、RS422串口模块、时钟模块、10M/100M以太网口模块;PowerPC模块与FPGA模块、DDR3内存模块、FLASH存储模块、温度监测模块A、CPLD配置模块、10M/100M以太网口模块互连;FPGA模块还与光纤模块、RS232串口模块、RS422串口模块、FLASH存储模块、温度监测模块B互连;时钟模块为PowerPC模块与FPGA模块提供时钟。

5.如权利要求4所述的应用于机载雷达对抗系统的侦收波束控制系统,其特征在于:FPGA模块将接收到的数据通过光纤模块转为光信号,通过光纤传递给各个阵面波束控制单元;同时,FPGA模块完成UART控制器、并口控制器、DDR3SDRAM控制器和FLASH控制器的功能。

6.如权利要求4所述的应用于机载雷达对抗系统的侦收波束控制系统,其特征在于:系统各功能模块所需时钟的产生方法,时钟模块自带有4颗晶振,频率分别为25MHz、100MHz、14.7456MHz、33MHz,其中,25M时钟经过时钟驱动IDT2305NZ后,直接给CPLD配置模块和10M/100M以太网口模块提供25M时钟,同时,时钟驱动输出的2路时钟,输入至2片时钟发生器CDCM61004RHBT,其中一片产生125M差分时钟,为FPGA模块和PowerPC模块的SRIO提供工作时钟,另外一片产生156.25M差分时钟提供给FPGA高速GTX,用以发送数据至阵面波束控制单元;100M晶振时钟在经过时钟驱动IDT2305NZ后,接入PowerPC模块,用以提供PowerPC模块与FPGA模块之间通信LocalBus协议的100M时钟,14.7456MHz提供给FPGA模块用以RS232串口模块的异步串口通信,33MHz晶振用以FPGA模块工作备份。

7.如权利要求4所述的应用于机载雷达对抗系统的侦收波束控制系统,其特征在于:DDR3内存模块的电路设计,将2片DDR3地址线接到PowerPC模块的相同地址管腿,以便将16位宽扩展为32位数据宽度;DDR3内存模块的复位管腿RESET#接入CPLD配置模块,以便DDR3初始化上电时进行复位。

8.如权利要求4所述的应用于机载雷达对抗系统的侦收波束控制系统,其特征在于:FLASH存储模块的控制器产生方法:根据FLASH存储模块选择对应的FPGA模块的IP类型核,确定参数后,进行编译即可。

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