[发明专利]一种多核8051处理器SOC的安全实现装置以及方法

权利要求书

1.一种多核8051处理器SOC的安全实现装置，其特征在于，包括CPU0 8051 System、CPU1 8051 System、JTAG Controller、CodeData SRAM以及加密解密处理模块；

所述CPU0 8051 System以及CPU1 8051 System，是双核8051SOC系统的组成核之一，用于整个双核8051处理数据的处理器之一；

所述JTAG Controller，是双核8051SOC系统的对外下载和仿真接口，用于双核8051的程序开发和程序烧录；

所述CodeData SRAM，是双核8051SOC系统的内部代码和数据的高速缓冲区，为代码和数据提供可靠的缓冲区间；

所述加密解密处理模块，用于实现数据传输的加解密，包括MUX模块、Efuse模块、JTAGsecurity模块、Spi flash controller模块；所述MUX模块，是具有数据选择逻辑的功能，用于确定和切换JTAG security模块和Spi flash controller模块与Spi flash的数据交换的时序；所述Efuse模块，是电子熔断器，可以通过Efuse模块做成唯一识别码，主要提供给芯片加解密需要的CODE，每片SOC都有相应唯一的CODE，SOC算法模块可以根据该CODE产生相应的加解密标识，通过该唯一加解密标识就可以做到每一片芯片之间都是不同且唯一的；所述JTAG security模块，主要为JTAG访问SPI FLASH进行加解密，通过该模块，让JTAG数据通过双核8051SOC访问Spi flash不是透明传输，而是又通过了加密传输，使得数据无论从哪里读取或写入Spi flash都是通过加密的；所述Spi flash controller模块，主要为CPU访问SPI FLASH进行加解密，无论是CPU0还是CPU1，两个CPU读取和访问Spi flash都要通过该模块进行数据的加解密的，保证数据传输的加密性又可以减轻CPU0以及CPU1对于数据加解密的运算量，更不需要复杂的加密算法来加重CPU0以及CPU1的处理负担。

2.如权利要求1所述的一种多核8051处理器SOC的安全实现装置，其特征在于，MUX模块所处位置在外部SPI FLASH和JTAG security模块以及Spi flash controller模块之间；通过MUX模块和SPI FLASH和JTAG security模块以及Spi flash controller模块之间的有效配合，使之SPI FLASH和双核8051SOC可以顺畅进行数据的读写操作。

3.如权利要求1所述的一种多核8051处理器SOC的安全实现装置，其特征在于，EFUSE模块产生独一无二的识别码，通过EFUSE模块产生的唯一识别码JTAG security以及Spiflash controller可以通过唯一识别码通过硬件逻辑产生加密数据。

4.一种多核8051处理器SOC的安全实现方法，其特征在于，主要包括以下步骤：

步骤一，双核8051SOC的CPU0以及CPU1通过Spi flash controller模块基于EFUSE产生的唯一CODE进行对外SPI FLASH的读写；

步骤二，双核8051SOC的JTAG接口通过JTAG Controller与JTAG security模块进行通信，JTAG security模块通过EFUSE模块产生的唯一CODE进行加解密处理，最后再跟SPIFLASH进行数据的读写交换；

步骤三，JTAG security模块和Spi flash controller模块通过MUX硬件逻辑选择模块的判断进行时域上和逻辑上的判断，经过裁决后决定与SPI FLASH通信的是哪个模块。

5.如权利要求4所述的一种多核8051处理器SOC的安全实现方法，其特征在于，当EFUSE模块产生的唯一CODE位数不是预设位数时，所述步骤一 的Spi flash controller模块将不对数据进行加解密读写操作，防止数据因为异常而造成错误的执行结果。