[发明专利]一种基于FPGA的数字视频显示接口模块及其通信方法

说明书

本发明涉及显示接口，具体是一种基于FPGA的数字视频显示接口模块及其通信方法。本发明解决了现有显示接口因缓存速率不足而导致设备显示的图像存在拖影现象的问题。一种基于FPGA的数字视频显示接口模块，包括FPGA、DDR3‑SDRAM、CH7301C芯片以及DVI‑I接口；其中，FPGA分别与DDR3‑SDRAM和CH7301C芯片连接；CH7301C芯片与DVI‑I接口连接；DVI‑I接口与显示器连接。本发明适用于航天、军事、医学等领域。

技术领域

本发明涉及显示接口，具体是一种基于FPGA的数字视频显示接口模块及其通信方法。

背景技术

显示接口是指显卡与图像输出设备（例如显示器、电视机等）连接的接口。现有的各种显示接口（例如VGA接口）由于自身结构和原理的限制，普遍存在缓存速率不足的问题，由此导致设备显示的图像存在拖影现象，从而导致设备的显示性能差。为此有必要发明一种全新的显示接口，以解决现有显示接口因缓存速率不足而导致设备显示的图像存在拖影现象的问题。

发明内容

本发明为了解决现有显示接口因缓存速率不足而导致设备显示的图像存在拖影现象的问题，提供了一种基于FPGA的数字视频显示接口模块及其通信方法。

本发明是采用如下技术方案实现的：

基于FPGA的数字视频显示接口模块，包括FPGA、DDR3-SDRAM、CH7301C芯片以及DVI-I接口；其中，FPGA分别与DDR3-SDRAM和CH7301C芯片连接；CH7301C芯片与DVI-I接口连接；DVI-I接口与显示设备连接。

所述FPGA包括时钟驱动器、图像数据接收模块、地址发生器、寄存器配置单元、ODDR2+OBUFDS、显示控制单元；其中，时钟驱动器分别与图像数据接收模块、地址发生器、寄存器配置单元、ODDR2+OBUFDS、显示控制单元连接；图像数据接收模块和地址发生器均与DDR3-SDRAM连接；地址发生器与显示控制单元连接；寄存器配置单元、ODDR2+OBUFDS、显示控制单元均与CH7301C芯片连接；显示控制单元与DDR3-SDRAM连接。

所述CH7301C芯片包括时钟驱动器、数据接收端、控制信号接收端、DVI PLL、DVI编码器、DVI串行数据发生器、DVI驱动器、同步信号编码器、串行端口控制单元；其中，FPGA分别与时钟驱动器、数据接收端、控制信号接收端、串行端口控制单元连接；时钟驱动器分别与DVI PLL和同步信号编码器连接；数据接收端与DVI编码器连接；控制信号接收端分别与DVI编码器和同步信号编码器连接；DVI PLL、DVI驱动器、同步信号编码器、串行端口控制单元均与DVI-I接口连接。

基于FPGA的数字视频显示接口模块的通信方法，该方法上述的一种基于FPGA的数字视频显示接口模块实现的，采用如下步骤实现的：首先，FPGA接收图像数据，并将图像数据发送至DDR3-SDRAM，DDR3-SDRAM通过分区缓存以及乒乓操作对图像数据进行高速缓存；同时，FPGA向CH7301C芯片提供配置信息、差分时钟、控制信号；然后，FPGA读取DDR3-SDRAM中的图像数据，并将图像数据转换为差分数据后按特定时序发送至CH7301C芯片，CH7301C芯片将差分数据发送至DVI-I接口；同时，CH7301C芯片向DVI-I接口提供差分时钟、控制信号；最后，DVI-I接口将差分数据发送至显示器进行显示。