[实用新型]一种接口共享的全景数字图像传感器有效
申请号: | 201420237546.4 | 申请日: | 2014-05-09 |
公开(公告)号: | CN203813894U | 公开(公告)日: | 2014-09-03 |
发明(设计)人: | 付梦婷;付永庆 | 申请(专利权)人: | 哈尔滨水星电子科技有限公司 |
主分类号: | H04N7/18 | 分类号: | H04N7/18;H04N5/374 |
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地址: | 150001 黑龙江省哈尔滨*** | 国省代码: | 黑龙江;23 |
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摘要: | |||
搜索关键词: | 一种 接口 共享 全景 数字图像 传感器 | ||
技术领域:
本发明涉及的是一种接口共享的全景数字图像传感器,特别是涉及一种通过M个CMOS传感器接口共享连接获取360°场景线性实时图像的全景数字图像传感器。
背景技术:
为获取全景的实时图像,人们已经做了很多研究,目前主要方式有特殊镜头式全景成像(如使用鱼眼镜头的超半球凝视成像、专利[1]中所示的非半球反射面前置全景成像、专利[2]中所示的圆柱平面投影带状成像)与通用镜头式全景成像(如专利[3]中所示的多镜头阵列全景成像、单镜头扫描式全景成像)两大类。其中特殊镜头式全景成像装置需要特殊的光学装置,这种装置相对普通镜头所需成本较高,且成像结果多为非线性图像,因此需要较复杂的运算处理才能获得接近线性的图像,对实时性和图像画质(几何失真)有一定影响,获得高分辨率图像也很困难;单镜头扫描式全景成像所需成本最低,但其所需的机械结构降低了镜头的隐蔽性,且扫描周期较长使跟踪快速目标困难;多镜头阵列全景成像可获得线性图像且成本主要在传感器芯片上,相对较低,但是由于所用传感器较多,多个传感器与控制芯片互连就成了一个需要解决的关键技术问题。而且该问题在专利[1][2][3][4]中均未给出解决方案。
当传感器增多时传感器与控制芯片(如ARM,FPGA,DSP)之间的引脚需求就会增高,鉴于专利[4]中使用USB作为互连协议,需要USB通信芯片、集线器等设备,其成本相对较高。考虑到当各图像传感器信号同步时,多个图像传感器的同步信号(像素时钟信号,行使能信号,帧同步信号)完全可以用来自其中一个传感器的信号代替;多个图像传感器的数据也可用CPLD控制以时分复用高速传输的方式把8位并行数据用非标准化信号形式传给后继的图像处理芯片。故通过共享使用接口信号可构建出一种具有非标准图像接口的全景数字图像传感器。本专利技术可以用于简化全景成像系统设计并达到降低造价的目的,进而推动全景成像系统技术进步。
参考文献
[1]朱齐丹、马铁刚、沈建永、王会勇、张智、韩瑞、蔡成涛、王立辉、栗蓬、马宏业.防爆型高分辨率全景视觉监控系统,发明专利号ZL200710072677,2008年07月16(授权日)。
[2]周向东、黄治、白剑.一种全景成像装置及方法,发明专利号ZL201310257672,2013年10月16(授权日)。
[3]庄越挺、姚琤、吴飞.分体式实时全景无缝无失真视频摄像机,发明专利号ZL200720112359,2008年9月10日(授权日)。
[4]徐涛、杨泱、陈立、金伟伟、岑兆丰、李晓彤.一种多镜头实时全景成像系统,发明专利号ZL201010164788,2010年9月8日(授权日)。
发明内容
本发明的目的在于提供一种通过M个CMOS传感器接口共享连接获取360°场景线性实时图像的全景数字图像传感器。
本发明的目的是这样实现的:
1.根据图像传感器的成像角FOV,按公式(1)选取M个相同型号的CMOS传感器,使之能覆盖360°全景成像场景。
式中,η取0.95,表示扣除相邻图像重叠部分后图像传感器成像角的有效系数;符号“”表示向上取整运算。
2.把选择的M个CMOS传感器按正M边形放置构成拾取全景图像信息的镜头,并使其镜头成像角(FOV)中分线(光轴连线)相交于正M边形的中心。作为参考(不失一般性,仅为便于说明传感器的放置方法),给出M=8时CMOS传感器的安装位置俯视图如图1所示。
3.把M个CMOS传感器按接口共享方式与一片CPLD/FPGA连接,组成覆盖360°成像场景的全景数字图像传感器电路。CMOS传感器与CPLD/FPGA间的接口共享连接关系示于图2,具体可描述如下:
(1)将M个CMOS传感器的系统时钟线(VXCLK)、SCCB配置控制线(SIO_C、SIO_D)、休眠线(PWDN)各自连接在一起,再分别与CPLD/FPGA的I/O引脚线相连,驱动信号由CPLD/FPGA提供;
(2)在M个CMOS传感器中任取一个CMOS传感器,把它的帧同步信号线(VSYNC)、行使能信号线(HREF)、像素时钟信号线(PCLK)分别连接到CPLD/FPGA的I/O引脚线上,取代另外M-1个CMOS传感器上的同名信号;
(3)将每个CMOS传感器的数据口线(Camera_data k[7..0],k=1,2,...,M)都连接到CPLD/FPGA的I/O引脚线上,并确保承担该连接任务的PCB布线按等长线设计;
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