[发明专利]多路帧随机数据验证处理方法及装置

说明书

本发明公开了一种多路帧随机数据验证处理方法包括搭建通用验证平台；transaction组件获取目标验证数据包中每一数据包的包结构信息；sequence组件根据每一数据包的包结构信息生成随机数，形成帧数据；sequencer组件发送帧数据至driver组件；driver组件将接收到的当前帧数据进行随机数抓取处理，得到多路随机数据；并将多路随机数据一一对应赋值给预置临时变量后，将预置临时变量赋值到被调用任务的赋值语句中；monitor组件检测待验证模块输出的检测数据信息；scoreboard组件对monitor组件检测获得的检测数据信息进行验证处理。本发明还公开了一种多路帧随机数据验证处理装置。

技术领域

本发明涉及通讯技术领域，尤其涉及多路帧随机数据验证处理方法及装置。

背景技术

在ASIC芯片设计和FPGA设计中，一般会先按照需求制定设计说明书。逻辑工程师们再按照设计说明书把这些具体的需求翻译成verilog代码。在翻译成verilog代码的过程中，会由于各种原因导致写的verilog代码存在功能性的错误。在这种情况之下，通过逻辑验证来定位并改正设计中的错误成为了保证设计功能正确的一种必要手段。在传统验证方式不断发展的背景下，OVM(Open Verification Methodology)、VMM(VerificationMethodology Manual)、UVM(Universal Verification Methodology)验证方法学的出现极大地提升了验证效率。UVM(通用验证方法学，Universal Verification Methodology)，是基于OVM(Open Verification Methodology)发展而来的新一代验证方法学。传统的验证手段对验证模块激励的添加会存在诸多的不便，特别是在对激励的约束上，而UVM却能很好地完成这个任务。UVM在system verilog的基础上，定义了一些在验证平台中经常使用到的基类、宏、和块语句。这些库文件可以通过接口直接调用，方便对待验证模块DUT(DesignUnder Test)的验证时定位错误。

随着光通信网络的演化和验证技术的发展，以及FPGA的库文件与EDA工具编译的兼容性，ASIC芯片验证和FPGA逻辑验证趋向于统一。在这种前提下，光通信网络的硬件逻辑验证时激励所需要的多个多路帧数据及计数方式在验证平台中变得很重要。一般的情况下，在设计验证平台中实现多路帧随机数的产生时，大多会一个一个地重复定义transaction结构，通过不断地包裹来实现多路帧随机数据的产生，再在验证平台中加载给不同的帧数据信号。其缺陷在于，验证平台加载受约束的随机激励复杂，导致验证平台中调用UVM库时的不确定性，使得系统运行的稳定性较差。

上述内容仅用于辅助理解本发明的技术方案，并不代表承认上述内容是现有技术。

发明内容

本发明的主要目的在于简化验证平台加载受约束的随机激励，减少验证平台中调用UVM库时的不确定性，提高系统运行的稳定性。

为实现上述目的，本发明提供的一种多路帧随机数据验证处理方法包括以下步骤：

A、搭建通用验证平台，预设transaction组件、sequence组件、sequencer组件、driver组件、monitor组件、scoreboard组件及各组件的派生关系；

B、所述transaction组件获取目标验证数据包中每一数据包的包结构信息，并将每一数据包的包结构信息以预置参数类型打包发送至sequence组件；

C、所述sequence组件根据所述每一数据包的包结构信息生成随机数，且每一数据包对应的所有随机数形成帧数据；

D、所述sequencer组件接收所述帧数据，并通过预置的TLM端口发送所述帧数据至所述driver组件；