[发明专利]一种基于FPGA的数据重组方法

说明书

技术领域

本发明属于数据重组技术领域，尤其涉及的是一种基于FPGA的数据重组方法。

背景技术

在电磁信号监测与接收设备中，对感兴趣的信号进行监听和记录是一项重要的功能。随着电子技术的发展，使得在一段频段内，对高频模拟信号进行高速采样，并对采样后的高速数据进行实时存储变为可能。在现实中，采样后的高速数据位宽可能小于存储器的对外接口位宽，也可能大于存储器的对外接口位宽，这就需要一种数据重组方法，将一种位宽的原始数据转换为另外一种位宽的目标数据。例如，在某项电磁信号监测设备中，有两块高速采集与存储电路板，其中电路板1的ADC芯片数据位宽为12位，存储器接口位宽为16位，电路板2的ADC芯片数据位宽为20位，存储器接口位宽为16位，在数据存储时，电路板1中必须将12位位宽的原始数据转换为16位位宽的目标数据，电路板2中必须将20位位宽的原始数据转换为16位位宽的目标数据。

现有的数据重组方法主要有两种：一是通过FIFO进行位宽的变换，从而实现数据的重组，比如8位位宽的原始数据可以通过数据宽度8：16的FIFO重组为16位位宽的目标数据；二是在原始数据上直接进行位宽拓展，当原始数据位宽小于目标数据位宽时，通过增加无效位实现数据重组，当原始数据位宽大于目标数据位宽时，通过删减有效位实现数据重组。比如，12位位宽的原始数据增加4位的无效位，转换为16位位宽的目标数据，20位位宽的原始数据通过删减4位的有效位，转换为16位位宽的目标数据。

现有的直接对原始数据进行位宽拓展转换为目标数据的数据重组方法具有很大的缺点，主要表现在：

1）现有的FIFO只能实现1：2t或者2t：1的位宽比，（t为整数），因而不能实现任意位宽比下的数据重组。

2）增加无效位的方法加大了目标数据的冗余度，同时也给后端接口的实现增加了时序上的难度。12位位宽的原始数据通过4位拓展，转换为16位位宽的目标数据后，目标数据中有4位是无效的，没有任何含义，如果目标数据直接存储在存储器中，存储器的冗余度达到了25%，即白白浪费了25%的存储空间。并且在同样的时钟速率下，数据位宽增大了25%，数据的吞吐率也增大了25%，这势必给后端接口的实现增加了时序上的难度。

3）删减无效位的方法降低了数据的精度。

因此，现有技术存在缺陷，需要改进。

发明内容

本发明所要解决的技术问题是针对现有技术的不足，提供一种基于FPGA的数据重组方法。

本发明的技术方案如下：一种基于FPGA的数据重组方法，其中，包括以下步骤：

步骤1：计算相关参数，假定原始数据位宽为m位，目标数据的位宽为n位，求出m和n的最小公倍数p的值，并且求出最小公倍数p与原始数据位宽为m位数值的商j及最小公倍数p与目标数据位宽n位数值的商k，则j=p/m，k=p/n；

步骤2：构建相应的数据重组装置，在FPGA中构建相应的数据组合单元、数据缓存单元以及数据拆分单元，以及锁相环；

步骤3：启动数据重组流程

所述的数据重组方法，其中，所述步骤1中，所述数值m、n、p、j和k均为自然数。

所述的数据重组方法，其中，所述步骤2中，所述锁相环的三个输出时钟设置与原始数据的随路时钟clkin保持相位一致，并且，第一时钟clk1=clkin；第二时钟clk2=clkin*m/p；第三时钟clk3=clkin*m/n。

所述的数据重组方法，其中，所述步骤2中，所述数据组合单元由j个位宽为m位的寄存器组成，其工作时钟为clk1，原始数据为数据组合单元的输入接口，j个寄存器的输出共同作为数据组合单元的输出接口，在数据组合单元内部，j个寄存器顺序相连，前一个寄存器的输出作为下一个寄存器的输入。

所述的数据重组方法，其中，所述步骤2中，所述数据缓存单元为一个位宽为p位的寄存器，其工作时钟为clk2，其输入接口与数据组合单元的输出接口相连，其输出接口与数据拆分单元的输入接口相连。

所述的数据重组方法，其中，所述步骤2中，所述数据拆分单元由一个模k计数器和一个选择器组成，其工作时钟为clk3，其输入接口与数据缓存单元的输出接口相连，其输出接口为目标数据。在数据拆分单元内部，模k计数器从1到k循环计数，计数器的计数值实时输出到选择器的控制端口，选择器的输入接口位宽为p位，输出接口位宽为n位。

所述的数据重组方法，其中，所述步骤3的具体步骤为：