[发明专利]智能终端充电保护装置及智能终端有效

专利信息
申请号: 201310068019.5 申请日: 2013-03-04
公开(公告)号: CN104037734B 公开(公告)日: 2017-04-26
发明(设计)人: 刘世伟;宁金星;马彦青;赵战克;李朝晖 申请(专利权)人: 中兴通讯股份有限公司
主分类号: H02H7/18 分类号: H02H7/18;H02H11/00;H02J7/00
代理公司: 北京派特恩知识产权代理有限公司11270 代理人: 蒋雅洁,王黎延
地址: 518057 广东省深圳市南山*** 国省代码: 广东;44
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摘要:
搜索关键词: 智能 终端 充电 保护装置
【说明书】:

技术领域

发明涉及智能终端通信技术,尤其涉及一种智能终端充电保护装置及智能终端。

背景技术

随着通信技术的飞速发展,智能终端诸如Touch、智能手机、平板电脑等逐渐得以普及,并在全球范围内广受欢迎。而使用这些智能终端的共性问题在于需对其内部电池进行充电。

出于良好兼容性的考虑,多数智能终端的充电器接口均设计为USB接口,这就可能导致用户在使用不同智能终端产品时,将各个充电器互用或错用。而对于不同智能终端,其充电器输出电压是各不相同的。如果充电过程中出现过压(即充电器输出电压超出智能终端电池的额定电压范围)或反插(即充电器与智能终端极性接反),甚至在反插时伴随电流倒灌(以下简称倒灌)现象,这些均会导致充电器输出电压异常,从而损坏充电通路,或影响电池甚至智能终端的使用寿命。

现有技术一是在充电通路中加入二极管,如图1所示。其中,VIN为充电器的输出电压,VOUT为该充电保护电路的输出电压,D1为二极管。这种电路可简单实现防反插、防倒灌保护功能,但存在以下不足:一是由于二极管压降的存在,使得智能终端的实际充电电压远低于充电器输出电压,降低了充电效率;二是当充电过程中出现过压时,不具备过压保护能力,从而造成对智能终端的损坏。

现有技术二是通过加入专用的过压保护芯片来实现对智能终端充电端口的保护,如图2所示。其中,VIN为充电器的输出电压,VOUT为该充电保护电路的输出电压。这种电路可实现过压保护功能,但附加的过压保护芯片,会提高成本且不具备防反插、防倒灌保护功能。

发明内容

有鉴于此,本发明的主要目的在于提供一种智能终端充电保护装置及智能终端,同时具备防反插保护、过压保护及防倒灌保护功能,提高智能终端充电的安全性及可靠性,延长智能终端电池乃至其本身的使用寿命。

为达到上述目的,本发明提供一种智能终端充电保护装置,所述装置包括:依次串接的防反插保护模块、分压选路模块、末端开关模块,所述末端开关模块包括阻断电路及选通电路;其中:

防反插保护模块,设置于充电器输出端和分压选路模块之间,用于在充电器输出端反插时,阻断充电器输出端与分压选路模块;

分压选路模块,用于在充电通路过压时,选路至末端开关模块的阻断电路,断开充电通路;在充电器输出端未反插且充电通路未过压时,选路至末端开关模块的选通电路,接通充电通路。

优选地,所述末端开关模块,还用于为充电通路提供防倒灌保护。

所述防反插保护模块包括第三二极管,第三二极管的阳极连接至充电器输出端,阴极连接至分压模块。

优选地,所述分压选路模块包括第一电阻、第二电阻、第三电阻、第一N型金属氧化物半导体NMOS管、第二NMOS管和第三P型金属氧化物半导体PMOS管,其中第一电阻一端连接至防反插保护模块的输出端,另一端连接至第二电阻的一端,第二电阻一端连接至第一电阻,另一端接地,第三电阻一端连接至防反插保护模块的输出端,另一端与第一NMOS管的漏极、第二NMOS管的栅极以及第三PMOS管的栅极连接,第一NMOS管的栅极连接至第一、第二电阻之间,源极接地,第二NMOS管的漏极与第三PMOS管的漏极连接,源极接地,第三PMOS管的源极连接至充电器输出端。

优选地,所述末端开关模块包括第一PMOS管和第二PMOS管,第一、第二PMOS管的栅极均连接至分压选路模块的输出端,第一、第二PMOS管的源极彼此连接,第一PMOS管的漏极连接至充电器输出端,第二PMOS管的漏极连接至智能终端的充电端口。

优选地,所述第一PMOS管和第二PMOS管,分别包含第一、第二二极管,第一、第二二极管处于防倒灌的背靠背对接状态。

所述分压选路模块在充电通路过压时,选路至末端开关模块的阻断电路,断开充电通路,包括:

充电通路过压时,第一、第二电阻分压使第一NMOS管导通,第二NMOS管、第三PMOS管栅极被拉为低电平,第二NMOS管截止、第三PMOS管导通,第一、第二PMOS管的栅极间压降使第一、第二PMOS管均截止。

优选地,所述分压选路模块在充电器输出端未反插且充电通路未过压时,选路至末端开关模块的选通电路,接通充电通路,包括:

在充电器输出端未反插且充电通路未过压时,第三二极管导通,第一、第二电阻分压使第一NMOS管截止,第一NMOS管的漏极为高电平,第三电阻处的电压使第二NMOS管导通、第三PMOS管截止,第一、第二PMOS管的栅极被拉为低电平,第一、第二PMOS管均导通。

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