[实用新型]一种基于微处理器的FPGA配置系统

说明书

技术领域

本实用新型涉及电子技术领域，具体涉及一种基于微处理器的FPGA配置系统。

背景技术

FPGA(Field Programmable Gate Array，现场可编程门阵列)芯片在每次上电使用前首先需要进行配置。在现有技术中，FPGA器件的配置方式大多是将经过编译后的配置程序，采用JTAG(Joint Test Action Group，联合测试行动小组)接口下载并烧录至FPGA专用的配置芯片PROM(Programmable Read-only Memory，可编程只读存储器)中，在FPGA每次上电后，保存在PROM中的配置数据传输至FPGA，完成对FPGA的配置工作。参见图1所示，是现有技术中FPGA使用PROM进行从串配置方式的电路原理图。与PROM相连的FPGA为主FPGA器件，PROM中保存的配置数据传输至主FPGA的输入DIN端口，完成对主器件的配置，配置数据再经其输出DOUT口串行传输至从FPGA器件的输入DIN端口，完成对从器件的配置，这种菊花链的方式可以完成对多片FPGA的配置。

但是，这种配置方式FPGA每次上电后都要对其进行配置，但其自身没有非易失性存储空间，配置数据必须保存在专用的配置芯片中，增加了系统成本。另外，配置程序保存在配置芯片PROM中，完成对FPGA的配置，无法实现FPGA的在线配置。

实用新型内容

有鉴于此，本实用新型的主要目的是提供一种基于微处理器的现场可编程门阵列FPGA配置系统，解决现有技术中FPGA没有自身非易失性存储空间，对FPGA进行配置必须使用专用配置芯片的问题。

为解决上述问题，本实用新型提供的技术方案如下：

一种基于微处理器的现场可编程门阵列FPGA配置系统，所述系统包括：

微处理器以及主FPGA芯片；

所述微处理器与所述主FPGA芯片相连；

所述微处理器用于将配置数据传输至所述主FPGA芯片，以配置所述主FPGA芯片。

相应的，所述系统还包括：

一片或多片从FPGA芯片；

所述主FPGA芯片以及所述一片或多片从FPGA芯片之间串行相连；

所述微处理器与所述一片或多片从FPGA芯片分别相连；

所述微处理器用于将配置数据传输至所述一片或多片从FPGA芯片，以配置所述一片或多片从FPGA芯片。

相应的，所述微处理器的第一输入输出接口与所述主FPGA芯片的串行配置数据输入管脚相连；

所述微处理器的第二输入输出接口与所述主FPGA芯片的低电平异步复位管脚相连；

所述微处理器的第三输入输出接口与所述主FPGA芯片的初始化管脚相连；

所述微处理器的第四输入输出接口与所述主FPGA芯片的配置成功标志管脚相连；

所述微处理器的第五输入输出接口与所述主FPGA芯片的时钟管脚相连。

相应的，所述主FPGA芯片的串行配置数据输出管脚与第一级所述从FPGA芯片的串行配置数据输入管脚相连；

所述从FPGA芯片的串行配置数据输出管脚与下一级所述从FPGA芯片的串行配置数据输入管脚相连；

所述微处理器的第二输入输出接口与全部所述从FPGA芯片的低电平异步复位管脚分别相连；

所述微处理器的第三输入输出接口与全部所述从FPGA芯片的初始化管脚分别相连；

所述微处理器的第四输入输出接口与全部所述从FPGA芯片的配置模式选择管脚分别相连；

所述微处理器的第五输入输出接口与全部所述从FPGA芯片的时钟管脚分别相连。

相应的，所述系统还包括：

第一电阻，所述主FPGA芯片的多个配置模式选择管脚分别与所述第一电阻的一端相连，所述第一电阻的另一端与低压电源相连。

相应的，所述系统还包括：

一个或多个第二电阻，每个所述从FPGA芯片的多个配置模式选择管脚分别与一个所述第二电阻的一端相连，每个所述第二电阻的另一端与低压电源相连。

相应的，所述系统还包括：

第三电阻、第四电阻以及第五电阻；

所述第三电阻的一端连接到所述微处理器的第二输入输出接口和所述主FPGA芯片的低电平异步复位管脚之间的连线上，所述第三电阻的另一端与低压电源相连；

所述第四电阻的一端连接到所述微处理器的第三输入输出接口和所述主FPGA芯片的初始化管脚之间的连线上，所述第四电阻的另一端与低压电源相连；