[发明专利]刀片存储装置

权利要求书

1.刀片存储装置，其特征在于，在高速串行总线板卡的总线上配置FPGA处理器及存储阵列池，所述FPGA处理器包括：高速串行接口处理单元及NAND控制器，所述高速串行接口处理单元与高速串行总线板卡的总线连接，所述NAND控制器与所述存储阵列池连接。

2.如权利要求1所述的存储装置，其特征在于，所述FPGA处理器为配置双ARM处理器的AXI总线。

3.如权利要求2所述的存储装置，其特征在于，所述存储阵列池为64片NAND存储阵列池。

4.如权利要求3所述的存储装置，其特征在于，所述NAND控制器包括：寄存器组、输入数据缓存、输出数据缓存、控制转换器及NAND接口控制器，所述NAND接口控制器包括：SRAM接口单元及NAND接口单元，所述寄存器组与所述AXI总线的从端口及所述控制转换器连接，用于寄存目标阵列地址，用于将SRAM接口单元数据转换为NAND接口单元数据；所述AXI总线的从端口与所述输入数据缓存的输入端连接，所述AXI总线的主端口与所述输出数据缓存的输出端连接，所述输入数据缓存及所述输出数据缓存与所述控制转换器的输入端连接，所述控制转换器的输出与所述NAND接口控制器的SRAM接口单元连接，所述NAND接口控制器的NAND接口单元与所述NAND存储阵列的输入连接；当所述控制转换器从所述输入数据缓存收到所述预存外部数据及从所述寄存器组收到所述目标阵列地址时，控制所述NAND控制模块将输入数据缓存中的预存外部数据移入所述SRAM接口单元后，将SRAM接口数据转换为NAND接口数据，并将转换后的NAND数据存入所述NAND存储阵列的目标阵列地址中。

5.如权利要求2所述的存储装置，其特征在于，所述FPGA处理器中还包括：所述磨损均衡模块，所述磨损均衡模块包括：映射表生成单元及目标阵列地址获取单元；

所述映射表生成单元，根据所述NAND存储阵列池的物理存储区域地址及均衡算法获取逻辑存储区域地址；根据所述物理存储区域地址及所述逻辑存储区域地址建立当前存储区域映射表；

目标阵列地址获取单元，根据所述NAND存储阵列池的内部地址及所述映射表生成单元获取的存储区域映射表映射获取目标阵列地址。

6.如权利要求5所述的存储器控制装置，其特征在于，所述映射表生成单元中还包括：坏块筛选单元，所述坏块筛选单元，根据所述NAND存储阵列池的坏块表筛选所述NAND存储阵列池的物理存储区域获取有效物理存储区。

7.如权利要求1所述的存储装置，其特征在于，所述高速串行接口处理单元包括：依次连接的逻辑层单元、缓冲层单元、物理层单元及串行收发器，所述逻辑层单元、缓冲层单元及物理层单元与配置逻辑单元连接。

8.如权利要求1所述的存储装置，其特征在于，所述高速串行总线板卡还配置：DDR3SDRAM存储芯片组，所述FPGA处理器还包括：DDR3SDRAM控制单元，所述DDR3SDRAM存储芯片组与所述DDR3SDRAM控制单元连接。

9.如权利要求1所述的存储装置，其特征在于，所述高速串行总线板卡还配置：电源模块及时钟模块，所述电源模块包括：电源指示装置，所述电源指示装置串联于所述电源模块的出入通路中；所述时钟模块包括：FPGA处理器时钟模块及高速串行接口处理单元时钟模块，所述FPGA处理器时钟模块输出与所述FPGA处理器的时钟端连接，所述高速串行接口处理单元时钟模块输出与所述高速串行接口处理单元的时钟端连接。

10.如权利要求1所述的存储装置，其特征在于，所述高速串行总线板卡还配置：NOR FPGA存储器，所述NOR FPGA存储器与所述FPGA处理器的双ARM处理器连接。