[发明专利]针对ADC高速采样数据流接收的装置

说明书

技术领域

本发明属于信号处理技术，尤其涉及一种针对ADC高速采样数据流进行接收的装置。

背景技术

示波表高速采样产生的高速数据流需要被快速接收并按照需要的方式进行存储，因此需要一个高速缓存区存储需要处理显示的波形数据，数据接收功能需要通过复杂的数字电路实现，现有技术很难实现。

发明内容

本发明的技术效果能够克服上述缺陷，提供一种针对ADC高速采样数据流接收的装置，其针对ADC高速采样数据流进行接收和存储。

为实现上述目的，本发明采用如下技术方案：其包括ADC转换器、LVDS接收机和数据重排模块，LVDS接收机分别与ADC转换器、数据重排模块连接。

ADC转换器设置两个。

本发明针对数字示波器高速采样数据流进行接收，电路结构简单，数据接收准确。

附图说明

图1为本发明的模块结构示意图。

具体实施方式

本发明的针对ADC高速采样数据流接收的装置包括两个ADC转换器、一个LVDS接收机和一个数据重排模块，LVDS接收机分别与ADC转换器、数据重排模块连接。

首先为了正确的接收ADC的高速采样数据输出，LVDS接收机的时钟和数据相位差应设为0度，因为ADC采用并行交替采样技术，在采样时钟的前半个周期，每片ADC的AD转换器2进行采样，在采样时钟后半个周期，ADC的AD转换器1进行采样，两个AD转换器的采样时钟相位相差180度。ADC采样的数据和同步时钟输出的相位差为0度。

ADC选择1:4数据输出模式和DDR双数据率，在2.5GSa/s采样率下，其32位宽度的数据输出速率为312.5MHz。ADC的数据和同步时钟由FPGA通过LVDS接收机降频和相位调整接收，将降速后的数据进行数据重排存到存储器中。利用LVDS接收机将ADC的采样数据进行四倍降速，相当于采样时钟速率降低为原来的1/2，数据位宽变化为原来的4倍。将通道产生的触发信号和ADC的采样数据一同通过LVDS接收机降速接收并存储，对存储的触发信号进行判断可以更精确地定位触发位置。通过LVDS接收机降速接收后的采样数据的顺序和位宽都发生了变化，每个数据的位置相对原先都偏移了四个时钟。在接收机后端增加一个数据重排模块，将接收机的数据输出每隔四个取一个，按照采样时间先后顺序重新排列组合，形成新的数据流。再根据档位所需的速率存储到FPGA的RAM中。