[发明专利]一种现场可编程门阵列的加载方法、装置及系统

说明书

技术领域

本发明涉及电子技术领域，具体涉及一种现场可编程门阵列的加载方法、装置及系统。

背景技术

目前，现场可编程门阵列（Field Programmable Gate Array，简称FPGA）技术普遍应用于各种专用集成电路，是集成度最高的一项技术，为小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA芯片的工作状态是由存放在芯片内的RAM中的程序来设置的，因此，需对FPGA芯片内的RAM进行编程配置。用户可以采用不同的配置方式应用于FPGA芯片，所以每次上电，需要先对FPGA芯片进行程序加载，才能正常使用FPGA芯片。因此，应用FPGA芯片时，数据及程序的加载技术是不可缺少的一种应用，加载速度和加载质量是FPGA技术应用的关键指标。

现有应用FPGA芯片的电路中，为了节省系统IO端口数量，普遍应用被动配置方式实现FPGA芯片的程序及数据的加载，主要由外部计算机或控制器控制FPGA芯片的配置过程。配置期间，数据从外部储存部件，通过数据输入引脚送入FPGA芯片，1个时钟周期传送1位数据。不管配置的数据源从哪里来，只要可以模拟出FPGA芯片需要的配置时序来，将配置数据写入FPGA芯片就可以。配置完成后，内部寄存器以及I/O管脚必须进行初始化，等到初始化完成以后，芯片才会按照用户设计的功能正常工作。然而，每传输1位数据就需要读取反馈信号，如此传输总线会产生两次传输操作，影响到了数据的加载速度，反馈信号的同时还需要等待数据的到来后，再进行加载，进而产生了加载空隙。

现有的也有通过延时设计取消反馈信号的传输，确保延时时间内当前数据已被写入后再写入新的数据，虽然减轻了传输总线的操作负担，一定程度上提升了加载速度，然而依旧会产生加载空隙，同时加载可靠性有所降低，极易出现写入数据有延迟，延迟时间超过预设值，进而加载数据被冲掉致使整体加载失败，降低了加载效率。

发明内容

本发明实施例提供了一种现场可编程门阵列的加载方法、装置及系统，解决了现有现场可编程门阵列的加载速度低和加载质量低的问题。

本发明实施例的第一方面提供的一种现场可编程门阵列的加载方法，包括：

获取处理器传送过来的数据；

判断缓存区存储的数据量是否在预设范围内，如果是，将所述数据存储至缓存区，并且通知所述处理器继续传输数据；

以及，将所述缓存区中的数据加载至所述现场可编程门阵列。

在第一种可能的实现方式中，所述判断缓存区存储的数据量是否在预设范围内包括：

判断缓存区存储的数据量是否小于所述缓存区的水线值L，如果是，则确认缓存区存储的数据量在预设范围内；所述缓存区的水线值L用于标识所述缓存区的存储空间的使用情况。

结合第一方面的第一种可能的实现方式，在第二种可能实现方式中，所述方法还包括：

若所述缓存区存储的数据量大于或等于所述缓存区的水线值L，则发送所述缓存区数据存储量将满指示给所述处理器，以指示所述处理器停止传送数据；

继续判断缓存区存储的数据量是否小于所述缓存区的水线值L。

结合第一方面、第一方面的第一种可能的实现方式或者第二种可能的实现方式，在第三种可能的实现方式中，所述通知所述处理器继续传输数据包括：

发送所述缓存区数据存储量未满指示给所述处理器，以指示所述处理器继续传送数据。

结合第一方面的第一种可能的实现方式，在第四种可能的实现方式中，所述获取所述处理器传送过来的数据包括：

获取所述处理器通过数据总线在n个周期T内传送的数据，所述n>0，所述T>0。

结合第一方面的第四种可能的实现方式，在第五种可能的实现方式中，所述将所述缓存区中的数据加载至所述现场可编程门阵列包括：

将所述缓存区中的数据通过加载线以t为周期，1bits/t为加载速度加载至所述现场可编程门阵列，所述t大于0。

结合第一方面的第五种可能的实现方式，在第六种可能的实现方式中，所述缓存区存储的数据量的最大值为Hmax，则n需满足不等式0<N/T*nT-（n+1）T/t<Hmax；其中，所述N为所述周期T内传送的数据量。

结合第一方面的第六种可能的实现方式中，在第七种可能的实现方式中，所述判断所述缓存区存储的数据量是否小于所述缓存区的水线值L包括：

判断n值是否满足预设条件，所述预设条件为0<N/T*nT-（n+1）T/t<L；