[发明专利]基于求和阵列的DTMB中LDPC编码器和编码方法

说明书

技术领域

本发明涉及数字地面电视广播领域，特别涉及一种DTMB系统中QC-LDPC码编码器的并行实现方法。

背景技术

由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

低密度奇偶校验（Low-Density Parity-Check,LDPC）码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator,SRAA）加以实现。目前，QC-LDPC码已广泛应用于IEEE 802.11n，802.16e和中国的数字地面电视广播DTMB等标准。

SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i，j（1≤i≤a,1≤j≤t）构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。假设a不是素数，可被分解为a=ux（u≤x），其中，u不等于1，x不等于a。那么，u路并行SRAA法完成一次编码需要bx+t个时钟周期，需要(uc+t)b个寄存器、ucb个二输入与门和ucb个二输入异或门。此外，还需要acb比特ROM存储循环矩阵的首行。

DTMB标准采用了3种不同码率的QC-LDPC码。对于这3种QC-LDPC码，均有t=59和b=127，3种a的最大公约数是u=12。图1给出了不同码率η下的参数a、c和x。

DTMB标准中QC-LDPC高速编码的现有解决方案是采用u=12路并行SRAA法，3种码率所需的编码时间分别是313、440和567个时钟周期。逻辑资源需要60833个寄存器、53340个二输入与门和53340个二输入异或门，这是由码率η=0.4对应的参数决定的。此外，3种码率共需278,892比特ROM存储循环矩阵的首行。当采用硬件实现时，需要较多的存储器和寄存器，势必会造成设备成本高，功耗大。

发明内容

针对DTMB系统多码率QC-LDPC高速编码的现有实现方案中存在的资源需求量大缺点，本发明提供了一种基于求和阵列的并行编码方法，能在保持编码速度不变的前提下，减少资源需求。

如图2所示，基于求和阵列的DTMB标准中多码率QC-LDPC码的并行编码器主要由4部分组成：寄存器、求和阵列、选择器和b位二输入异或门。整个编码过程分4步完成：第1步，输入信息向量s，保存至寄存器R_c+1～R_t，清零寄存器R₁～R_c，并为选择器M_l（1≤l≤c）配置恰当的码率η；第2步，寄存器R_c+1～R_t串行左移1次，为求和阵列并行输入向量(s_1,k，s_2,k，…,s_u,k)（1≤k≤bx），所有选择器的控制端输入ρ=[(k-1)/b]+1（符号[(k-1)/b]表示不大于(k-1)/b的最大整数），所有选择器分别从求和阵列的输出端中选择b个，共同构成向量(s_1，k，s_2,k，…,s_u，k)与码率为η的子块首行矩阵F_ρ的乘积，b位二输入异或门A_l（1≤l≤c）将乘积的第l段b比特与寄存器R_l串行循环左移1次的结果相加，和存回寄存器R_l；第3步，以1为步长递增改变k的取值，重复第2步bx次；第4步，并行输出码字v=(p,s)。

本发明提供的QC-LDPC并行编码器兼容多码率，能在保持编码速度不变的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1给出了不同码率η下的参数a、c和x；

图2是DTMB标准中兼容3种码率QC-LDPC码的并行编码器整体结构；

图3是求和阵列的构成示意图；

图4给出了各种多输入异或门的数量；

图5比较了传统的u路并行SRAA法与本发明的资源消耗。

具体实施方式