[发明专利]基于共享寄存器的DTMB中LDPC编码器和编码方法

说明书

技术领域

本发明涉及一种数字地面电视广播技术，特别涉及一种DTMB系统中QC-LDPC码编码器的高效实现方法。

背景技术

由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

低密度奇偶校验（Low-Density Parity-Check,LDPC）码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator,SRAA）加以实现。目前，QC-LDPC码已广泛应用于IEEE 802.11n，802.16e和中国的数字地面电视广播DTMB等标准。

SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i，j（1≤i≤a,1≤j≤t）构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。串行SRAA法完成一次编码需要ab+t个时钟周期，需要(c+t)b个寄存器、cb个二输入与门和cb个二输入异或门。此外，还需要acb比特ROM存储循环矩阵的首行。

DTMB标准采用了3种不同码率的QC-LDPC码。对于这3种QC-LDPC码，均有t=59和b=127。图1给出了不同码率η下的参数a和c。

DTMB标准中QC-LDPC编码的现有解决方案是采用串行SRAA法，3种码率所需的编码时间分别是3107、4631和6155个时钟周期。逻辑资源需要11938个寄存器、4445个二输入与门和4445个二输入异或门，这是由码率η=0.4对应的参数c=35决定的。此外，3种码率共需278,892比特ROM存储循环矩阵的首行。当采用硬件实现时，如此大的存储需求会增加设备成本，且编码时间较长。

发明内容

针对DTMB系统多码率QC-LDPC编码的现有实现方案中存在的需要大容量存储器和编码速度慢缺点，本发明提供了一种基于共享寄存器的高效编码方法，无需存储器，能有效提高编码速度。

如图3所示，基于共享寄存器的DTMB标准中多码率QC-LDPC码的编码器主要由5部分组成：共享寄存器、多功能移位器、并行滤波器、线性反馈移位寄存器（LFSR）和并行循环左移累加器（并行CLSA）。共享寄存器由62个b位寄存器R₁,R₂,…,R₆₂构成，其它四个功能模块共用这些寄存器。整个编码过程分9步完成：第1步，清零寄存器R₆₁和R₆₂；第2步，使用多功能移位器输入信息向量s；第3步，使用并行滤波器计算向量f和m；第4步，使用LFSR计算向量q；第5步，使用并行CLSA计算部分校验向量p_x；第6步，使用多功能移位器调整重复运算之前的寄存器内容；第7步，重复第3步，计算向量f；第8步，重复第4步，计算部分校验向量p_y；第9步，使用多功能移位器输出码字v。

本发明提供的QC-LDPC编码器无需存储器，兼容多码率，编码时间与码率无关，能在明显提高编码速度的同时有效减少逻辑资源需求，从而达到降低硬件成本和功耗的目的。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1给出了不同码率η下的参数a、c和u；

图2是行列交换后近似下三角校验矩阵H_ALT的结构示意图；

图3是DTMB标准中兼容3种码率的QC-LDPC码编码器整体结构；

图4是多功能移位器的结构示意图；

图5是并行滤波器的结构示意图；

图6给出了码率η=0.4时各个多输入异或门与寄存器及其抽头的连接关系；

图7给出了码率η=0.6时各个多输入异或门与寄存器及其抽头的连接关系；

图8给出了码率η=0.8时各个多输入异或门与寄存器及其抽头的连接关系；

图9是LFSR的结构示意图；

图10是并行CLSA的结构示意图；

图11是编码器各组成部分以及整个电路的硬件资源消耗；

图12是各编码步骤以及整个编码过程所需的处理时间；

图13比较了传统的串行SRAA法与本发明的编码速度和资源消耗。