[发明专利]超长指令字VLIW的处理器和处理方法

权利要求书

1.一种超长指令字VLIW的处理器，包括电连接的程序存储器、取指发射装置、指令寄存器装置和执行装置，其特征在于：其中，

所述程序存储器，用于存放指令，包括多个并行排列的存储单元，所述指令连续存放在所述程序存储器内；其中，所述的各指令中包含有用于区分本指令是否为本次并行运行的最后一条指令的条数标志位和用于确定本指令所属指令组的组别标志位；

所述取指发射装置，用于从程序存储器中提取指令，依据指令的条数标志位确定本次需要并行运行的指令，依据指令的组别标志位将本次需要并行运行的指令输入指令寄存器装置的不同指令寄存器中分别存放，没有指令输入的指令寄存器置空；

所述指令寄存器装置，包括与指令组别相同数量的指令寄存器，每个指令寄存器对应一组指令组，且每个指令寄存器用于存放与其对应的指令组中的指令；

所述执行装置，包括与所述指令寄存器一一对应的指令处理通路，所述指令处理通路用于执行相对应指令寄存器中的指令。

2.根据权利要求1所述的超长指令字VLIW的处理器，其特征在于：所述取指发射装置，包括电连接的指令顺序拼接模块、并行指令条数判断模块、指令选择模块以及指令缓存模块，其中：

所述指令顺序拼接模块，用于提取程序存储器中的指令，将提取的指令和指令缓存模块中的指令按所述的指令在程序存储器中的存储顺序进行排序，并依据本次并行运行的指令条数输出本次并行指令至指令选择模块；

所述并行指令条数判断模块，用于读取经所述指令顺序拼接模块排序后的每个并行指令中的条数标志位，判断该指令是否为本次并行指令中的最后一条，并将本次并行运行指令条数输出至指令顺序拼接模块和指令选择模块；

指令选择模块，用于接收指令顺序拼接单元发送来本次并行运行的指令、以及并行条数判断模块发送的并行指令条数，读取本次并行运行指令的组别标志位判断出每条指令应该放到哪个指令寄存器，并将各指令输入相对应的各指令寄存器中存放，并且置空没有指令输入的指令寄存器；

指令缓存模块，用于存储在指令的一个运行周期内没有发射的指令。

3.根据权利要求2所述的超长指令字VLIW的处理器，其特征在于：所述取指发射装置还包括指令跳转模块，用于在指令顺序拼接模块提取指令前，输出指示指令跳转位置的指示指令，令存放在指令缓存模块中指令无效，并且所述指令顺序拼接模块依据所述指示指令提取指令跳转位置以后的指令。

4.根据权利要求1至3任一所述的超长指令字VLIW的处理器，其特征在于：所述程序存储器的每个存储单元分配有存储与所述指令组别数量相等条数的指令。

5.根据权利要求1所述的超长指令字VLIW的处理器，其特征在于：所述指令寄存器装置包括的指令寄存器的数量根据处理器的应用删减或者增加。

6.一种超长指令字VLIW的处理方法，其特征在于，包括步骤：

S1将指令连续存放在程序存储器内，其中，所述的各指令中包含有用于区分本指令是否为本次并行运行的最后一条指令的条数标志位和用于确定本指令所属指令组的组别标志位；

S2从程序存储器中提取指令，依据指令的条数标志位确定本次需要并行运行的指令，依据指令的组别标志位将本次需要并行运行的指令输入指令寄存器装置的不同指令寄存器中分别存放，没有指令输入的指令寄存器置空；

S3执行所述指令寄存器中的指令。

7.根据权利要求1所述的超长指令字VLIW的处理方法，其特征在于，在指令并行运行的一个运行周期内，步骤S2具体步骤包括：

S11按程序存储器的地址提取指令，并提取在上一个指令运行周期没有发射的指令；

S12将本次提取的指令和上一指令运行周期没有发射的指令，按所述的指令在程序存储器内存储的先后顺序进行排序；

S13读取按指令运行顺序排序后指令的条数标志位，根据每条指令中的条数标志位判断出本次并行运行的最后一条指令的位置，确定本次并行运行的指令的条数；

S14读取每个指令的组别标志位，将本次并行运行的各指令输入相对应的各指令寄存器中存放，本次运行周期没有发射的指令输入指令缓存模块存放，且其他未有指令输入的指令寄存器置空。