[发明专利]一种基于AOS的星载数据处理系统无效
申请号: | 201210332059.1 | 申请日: | 2012-09-10 |
公开(公告)号: | CN102904834A | 公开(公告)日: | 2013-01-30 |
发明(设计)人: | 申景诗;张长帅;王凤阳;邵飞 | 申请(专利权)人: | 中国航天科技集团公司第五研究院第五一三研究所 |
主分类号: | H04L12/865 | 分类号: | H04L12/865;H04L1/00;H04B7/185 |
代理公司: | 北京理工大学专利中心 11120 | 代理人: | 李爱英;杨志兵 |
地址: | 264003 山*** | 国省代码: | 山东;37 |
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摘要: | |||
搜索关键词: | 一种 基于 aos 数据处理系统 | ||
技术领域
本发明涉及一种数据处理系统,具体涉及一种基于高级在轨系统(AOS)的星载数据处理系统,属于星载数据处理技术领域。
背景技术
为了适应空间技术的发展,空间数据系统国际咨询委员会(CCSDS)针对复杂航天任务的数据传输需求,提出了一种具有高灵活性的数据处理系统—高级在轨系统(AOS)。AOS把有效载荷数据与航天器平台数据合成统一的数据流,服务于天-天或天-地测控通信以及数据管理系统。AOS可同时处理不同需求的许多用户的访问。系统可以将话音、电视图像、静止图像、实验数据、遥测、遥控等各种不同信息,通过虚拟信道的方式建立统一数据流在空间物理信道上进行数据传输。高级在轨系统数据链路建议中包含了灵活的复接机制、全面的纠检错措施,从而保证了信道的高效率、高质量以及系统的高可靠性。
目前,我国航天器中高速数据的传输需要单独占用一个射频信道,而AOS按虚拟信道调度策略将所有数据合路在一个数据流中,采用一个射频信道,简化了设备设计。当前,虚拟信道调度策略采用静态周期轮转的策略,各虚拟信道的传输帧输出具有等时性,不能适应星上数据源的动态变化。基于此,设计一种基于AOS的星载数据处理系统并采用虚拟信道动态调度方法,具有重要的意义。
发明内容
本发明的目的是为了提供一种基于AOS的星载数据处理系统,该系统可实 现对星载数据的动态处理,使其可适应星上数据源的动态变化。
本发明的目的是通过以下技术方案实现的:
一种基于AOS的星载数据处理系统,包括1553B总线接口、1394A总线接口、数据源低压差分信号(Low-Voltage Differential Signaling,LVDS)接口、固存LVDS接口、CPU控制模块、FPGA、时钟单元及高速串行模块;所述FPGA包括四个数据缓存器、组帧及格式化模块、虚拟信道动态调度模块、里德-索洛门(Reed-Solomon,RS)信道编码模块、伪随机化模块以及帧同步模块;
上述各器件之间的连接关系为:1553B总线接口和1394A总线接口分别与CPU控制模块相连;CPU控制模块、1394A总线接口、数据源LVDS接口以及固存LVDS接口分别一对一连接FPGA内四个数据缓存器中的一个;FPGA内数据缓存器、组帧及格式化模块、虚拟信道动态调度模块、RS信道编码模块、伪随机化模块以及帧同步模块顺次连接,且帧同步模块进一步与高速串行模块相连;所述时钟单元分别与CPU控制模块和FPGA相连;其中,
时钟单元为CPU控制模块和FPGA上的各功能模块提供工作时钟;
CPU控制模块用于控制1553B总线接口和1394A总线接口的初始化、工作模式的切换及参数采集;
1553B总线接口在CPU控制模块的控制下,接收由1553B总线传输过来的第一类数据,并通过CPU控制模块传输给FPGA上的第一数据缓存器;
1394A总线接口在CPU控制模块的控制下,接收由1394A总线传输过来的第二类数据,并传输给FPGA上的第二数据缓存器;
数据源LVDS接口接收外部传输过来的第三类数据,并传输给FPGA上的第三数据缓存器;
固存LVDS接口接收外部传输过来的第四类数据,并传输给FPGA上的第 四数据缓存器;
数据缓存器将接收的数据传输给组帧及格式化模块;
组帧及格式化模块对4路数据缓存器传输过来的数据进行组帧,并将组好的帧数据传输给虚拟信道动态调度模块;
虚拟信道动态调度模块上事先存储有各类数据的优先级和紧迫度,其判断组帧及格式化模块传输过来数据的类型,根据各类型数据对应的紧迫度和优先级的高低对接收的数据进行调度排序,生成一路数据流传输给RS信道编码模块;其中,在生成的数据流上,紧迫度高的数据位于数据流的前端,紧迫度低的数据位于数据流后端,当紧迫度相同时,则优先级高的数据位于数据流的前端,优先级低的数据位于数据流后端;
RS信道编码模块用于对接收的数据流进行信道编码,将编码后的数据流传输给伪随机化模块;
伪随机化模块对接收的数据流进行伪随机化操作,同时将伪随机化后的数据流传输给帧同步模块;
帧同步模块把伪随机化后的数据流加上同步头后形成等间隔连续的数据流,输出给高速串行模块;
高速串行模块用于实现并行输入数据的串行输出。
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