[发明专利]三端复合介质栅光敏探测器及其探测方法

说明书

技术领域

本发明涉及成像探测器件，尤其是关于红外、可见光波段至紫外波段的成像探测器件工作机制，是一种三端复合介质栅光敏探测器及其探测方法

背景技术

图像传感器在当今社会应用非常广泛，如移动手机、数码相机、各种摄像机以及国防探测领域，当前发展的主要成像探测器是CCD和CMOS-APS两种类型，CCD出现较早，技术相对比较成熟，它的基本结构是一列列MOS电容串联，通过电容上面电压脉冲时序控制半导体表面势阱产生和变化，进而实现光生电荷信号的存储和转移读出，CMOS-APS每个像素采用二极管和多个晶体管组成，通过设置二极管状态，读取曝光前后的变化情况得到光信号。

CMOS-APS由于某些优点近年来受到更大的关注，CCD由于是电容串联，一个电容有问题会影响整行信号的传输，所以对工艺要求极高，成品率和成本不够理想。而CMOS-APS它的每个像素都是相互独立的，在整个信号传输过程中不需要串行移动电荷，某一个像素出现问题不影响其他像素性能，所以克服了CCD在此方面的缺点，所以对工艺要求也不是那么苛刻。COMS由于采用单点信号传输，通过简单的X-Y寻址技术，允许从整个排列、部分甚至单元来读出数据，从而提高寻址速度，实现更快的信号传输。

高分辨的图像传感器成为一个重要的研究方向，目前CCD与CMOS都有千万级像素的产品，都力图进一步缩小像素尺寸提高分辨率，CCD因为受到边缘电场等效应使得他像素尺寸的很难在2um以下进一步缩小。而CMOS-APS随着CMOS工艺节点的缩小像素尺寸也可以进一步缩小，不过CMOS-APS每个像素由多个晶体管与一个感光二极管构成(含放大器与A/D转换电路)，使得每个像素的感光区域只占据像素本身很小的表面积，灵敏度和分辨率相对较小。另外CMOS-APS每个像素包含多个晶体管来完成引址选通等操作，一般的像素单元包含三个晶体管，这决定了他的像素尺寸缩小受到很大的限制。通过更小的工艺节点和电路共享等方法实现像素尺寸的不断缩小，目前已经可以达到单像素尺寸1.1um。

高分辨的成像探测器无论在商业及国防领域都有着重要的应用，业界不断在努力追求更小的像素尺寸，在此方面本发明人已提出一种基于复合介质栅的光敏探测器结构的专利申请，采用与CMOS工艺兼容的器件结构，可以有效降低像素面积。但是更简单的探测器结构在像素尺寸的缩小和简化工艺方面仍有余地，并提高分辨率。

发明内容

本发明的目的是：提出一种新型光电探测器结构和探测方法，尤其提出一种基于三端复合介质栅结构的探测器和探测方法，可以有效的进一步减小像素尺寸。本发明目的还在于提出一种更简单的探测器结构和工作方式(探测方法)，并提高分辨率。

本发明的技术方案是：基于三端复合介质栅结构的探测器，其中涉及的三端复合介质栅光敏探测器结构(如图1)包括：P型半导体衬底(1)、在所述衬底正上方依次设有底层绝缘介质(6)，光电子存储层(5)，顶层绝缘介质(4)，控制栅(3)；P型半导体衬底中靠近叠层介质的任一侧通过离子注入掺杂形成高浓度N+型漏极(2)。所述光电子存储层(5)是多晶硅、Si₃N₄或其它电子导体或半导体；控制栅极(3)是多晶硅、金属或其他透明导电电极，控制栅极面或基底层至少有一处为对探测器探测波长透明或半透明的窗口。所述两层绝缘介质(4)、(6)能有效隔离电荷存储区，使电荷限制在存储层(5)内实现存储功能，顶层绝缘介质(4)一般为宽带半导体，以保证电子从衬底穿越势垒而进入存储层后不会进入栅极(3)。顶层介质的材料可以采用氧化硅/氮化硅/氧化硅、氧化硅/氧化铝/氧化硅、氧化硅、氧化铝或其它高介电常数介质材。底层介质材料可以采用氧化硅或其它高介电常数介质；

本发明三端复合介质栅光敏探测器的探测方法为：曝光编程过程：在衬底(1)加一负偏压脉冲VBp，漏端(2)加一正偏压脉冲VDp，同时控制栅(3)要加零偏压或加正向偏压脉冲VGp.衬底表面和漏区会产生耗尽层.光子进入耗尽层激发产生光电子。一部分光电子在栅极(3)和漏极(2)电场的驱动下向着栅极(3)方向加速移动，当电子能量超过氧化层势垒，就会越过底层介质(6)注入电荷存储层(5)实现光电信号收集，完成曝光编程过程。因为是通过热电子注入，不需要很高的隧穿电场。电荷存储层(5)电荷量的变化导致器件阈值电压发生变化，这个变化量可以通过读取过程得到，进而可以知道光电子存储层中光电子数目