[发明专利]用于仿真电阻器的集成电路

说明书

技术领域

本发明涉及用于仿真电阻器的集成电路。

背景技术

有些应用需要使用具有良好的绝对电阻精度的电阻器。在制造集成电路的半导体工艺中可用的电阻器类型由于工艺的变化具有有限的绝对精度。典型的半导体工艺中的电阻值通常认为是有益于模拟设计的寄生效应，并且通常不是工艺中的主要优化方向。

因此，具有给定几何结构的电阻器的电阻变化可能很大，并且容易给绝对值带来+/-10-30％的不确定度。

在电阻器绝对值的精度很重要的情况下，例如在特征线终端中，需要具有能够把阻值调整到期望值的调整能力。阻值调整的一种已知方法是采用一组并联的电阻器支路，每个支路具有缩放值并且具有与每个电阻器串联的开关，每个支路可以选择性地导通和断开，如图1所示。

图1(a)利用多个并联支路在原理上示出了这种方法，每个支路具有串联的开关和电阻器。

尽管对于期望的调整范围来说，经常不需要断开某个电阻器，但是通常仍然期望所有电阻器具有串联连接的开关，以使得能够将电阻器设置到高阻态。

在MOS工艺中，开关典型地实施为由轨至轨逻辑选择信号驱动的MOS晶体管。为了获得良好的线性度，开关上的电压应该较低，从而电阻器值也应该较低，这就需要会产生寄生电容器的大晶体管，从而限制带宽。对于高速传输应用，可用带宽是为了在直到极高频的范围内获得良好的回波损耗的非常重要的参数。

根据电阻器相对于电源的信号电平，开关可以实施为PMOS晶体管(如图1(b)所示)、NMOS晶体管(如图1(c)所示)或互补传输门(如图1(d)所示)。

通常，把终端电压优选地保持为接近电源vdd或vss，这种情况下每个开关仅需要一个晶体管，并且MOS开关对每单位宽度(unit width)具有最低的导通电阻。

这些开关引起的寄生电容负载可能很大并且可以成为带宽限制。此外，对于未选择的支路，开关处于高阻态，因而开关电容需要通过支路电阻器充电，这导致进一步的带宽限制。

最后，有时存在短路电流状态的需求，这需要过大的器件尺寸和金属路径，从而导致更多的寄生效应，例如导致附加电容。

为了减少开关器件的寄生电容，需要减少它的尺寸，这会在MOS晶体管上引起更大的电压部分。但是，具有固定的栅极-源极电压Vgs的MOS晶体管的导通电阻随着漏极-源极电压Vds而变化，导致非线性的电流-电压特性。在图2中针对理想平方律MOS特性说明和计算了这种情况。

值V_GT是栅极过驱动偏置。晶体管工作在线性工作区，其中漏极-源极电压小于栅极过驱动偏置。该曲线显示了对于给定的栅极过驱动电压，电阻R_DS以所示的非线性方式随着电压值V_DS变化。

发明内容

本发明的目的是提供在较大电压范围上保持恒定值的电阻器。因此，电压-电流关系在较大范围上是线性的。对于数据通信来说，这种线性度对于在完整的信号电压范围上精确地匹配特性电阻很重要。因此，本发明的目的是提供具有低寄生电容和改善了线性度的可调电阻器。

根据本发明，提供了一种用于仿真电阻器的集成电路，包括：

主电路元件，具有控制端以及输入端和输出端，输入端与输出端之间的电阻提供仿真电阻器；

耦合电路，用于将依赖于输出端之间的电压的电压耦合到控制端上施加的电压，从而提高输入端与输出端之间的电流-电压关系相对于所述输入端与输出端之间的电压的线性度。

本发明基于这样的原理，可以通过将一部分输出电压叠加到控制端上来实现非线性电路元件的电阻的线性化。

在优选实施例中，电路元件包括主晶体管，主晶体管具有源极和漏极作为输入端和输出端，以及具有栅极作为控制端，其中该电路进一步包括高阻抗DC栅极偏置电路，用于将主晶体管偏置到在其线性区中工作。栅极偏置电路可用于调整电阻。

因此，将输出电压(源极电压、漏极电压、源极-漏极电压或其他输出电压)耦合到栅极。这种手段使得输出电阻(源极-漏极电阻)更少地依赖于源极-漏极电压，从而使得电流-电压特性更加线性。晶体管特性允许通过控制偏置条件精确地调整电阻。

由于晶体管正常工作在其线性区，它提供了针对晶体管饱和导致的过电压和短路状态的隐性电流限制能力。

耦合电路可以包括连接在主FET晶体管的栅极与漏极之间的前馈电容器。栅极偏置电路可以包括：

偏置晶体管，是主晶体管的缩放版本；

电流源，用于驱动已知电流通过偏置晶体管；