[发明专利]具有紧凑指令集架构的微处理器

说明书

相关申请的交叉引用

本申请根据35 U.S.C §120要求2009年5月8日提交的、名称为“Microprocessor with Compact Instruction Set Architecture”、美国专利申请No.12/463,330的权益，作为其部分继续申请。美国专利申请No.12/463,330要求了2008年5月8日提交的、名称为“Compact Instruction Set Architecture”的美国临时申请61/051,642的权益。通过引用将上面所提及的全部申请的主旨内容全部并入在此。

技术领域

本发明的实施例通常涉及微处理器。更具体地，本发明的实施例涉及微处理器的指令集架构。

背景技术

存在对经济的、高性能的微处理器的扩大的需要，特别是对于诸如微控制器应用的深嵌入式应用。结果，微处理器的客户需要能够快速地和有效地集成到产品中的高效的解决方案。此外，设计人员和微处理器的客户持续要求更低的功耗，并且近来关注于环境友好的微处理器支持的装置。

一种用于实现这些要求的方法是将现有的指令集(在这里也称为指令集架构(ISA))修改为具有较小的“代码足印”(code footprint)的新指令集。较小的代码足印通常转换为每个执行的任务的较低的功耗。较小的指令大小(也称作“代码压缩”)还可以导致更高的性能。关于该提高的效率的一个原因在于用于取出较小的指令的需要较低数量的存储器访问。通过使新ISA基于从现有的具有较大位宽的ISA得到的较小位宽的指令和较大位宽的指令的组合，可以得到另外的益处。

发明内容

本发明的实施例涉及对将与微处理器一同使用的指令集架构重新编码，以及由此得到的新指令。根据一实施例，较大位宽的指令集被重新编码为较小位宽的指令集或者具有较小位宽的指令和较大位宽的指令的组合的指令集。在实施例中，较小位宽的指令集保持与从中得到该较小位宽的指令集的较大位宽的指令集的汇编级兼容性，并且添加具有不同类型的指令。此外，新的较小位宽的指令集或者组合的较小和较大位宽的指令集较之从其重新编码得到该较小位宽的指令集的较大位宽的指令集，可以是更高效的并且具有更高的性能。

在一个实施例中，多个新的较小位宽指令被加入到新的指令集中，包括：紧凑跳转寄存器(JRC)；跳转寄存器，调整栈指针(16比特)(JRADDIUSP)；加立即数无符号字5比特寄存器选择(16比特)(ADDIUS5)；移动寄存器对(MOVEP)；以及跳转和链接寄存器，短延迟时隙(16比特)(JALRS16)。

在另一个实施例中，多个新的指令被加入到新的指令集中，其具有与原始指令集相同的大小，包括：紧凑的等于零情况下的分支(BEQZC)；紧凑的不等于零情况下的分支(BNEZC)；跳转和链接交换(JALX)；加载字对(LWP)；加载多个字(LWM)；存储字对(SWP)和存储多个字(SWM)；加立即数无符号字(PC相关)(ADDIUPC)；大于或等于0情况下的分支以及链接，短延迟时隙(BGEZALS)；小于0情况下的分支以及链接，短延迟时隙(BLTZALS)；跳转和链接寄存器，短延迟时隙(JALRS)；利用风险屏障的跳转和链接寄存器，短延迟时隙(JALRS.HB)；以及跳转和链接，短延迟时隙(JALS)。

附图说明：

参照附图描述本发明的实施例。在附图中，相同的附图标记可以表示相同的或者功能相似的元件。其中元件首次出现的附图通常由相应的附图标记中的最左侧的数位表示。

图1是根据本发明的实施例的ISA的32位指令的格式的示意图。

图2是根据本发明的实施例的ISA的16位指令的格式的示意图。

图3A是图示根据本发明的实施例的紧凑的等于零情况下的分支(BEQZC)指令的格式的示意图。

图3B是图示根据本发明的实施例的微处理器中的BEQZC指令的操作的流程图。

图3C是图示根据本发明的实施例的紧凑的不等于零情况下的分支(BNEZC)指令的格式的示意图。

图3D是图示根据本发明的实施例的微处理器中的BNEZC指令的操作的流程图。

图3E是示出根据本发明的实施例的跳转和链接交换(JALX)指令的格式的示意图。

图3F是图示根据本发明的实施例的微处理器中的JALX指令的操作的流程图。

图3G是示出JALX指令的第二实施例的格式的示意图。

图3H是图示根据第二实施例的JALX指令的第二实施例的操作的流程图。