[发明专利]基于H.264/AVC中CABAC的并行编码实现电路及编码方法

权利要求书

1.一种基于H.264/AVC中CABAC的并行编码实现电路，其特征在于，包括第一级流水线，为用于执行并行归一化运算的二元化引擎；第二级流水线，为用于执行每周期两比特的上下文读取及更新操作的上下文模型引擎；第三级流水线，为用于执行每周期两比特的归一化操作的并行归一化引擎；以及第四级流水线，为用于产生原始字节序列载荷RBSP输出码流的RBSP码流生成引擎；其中，所述二元化引擎与上下文模型引擎段间以3写2读先入先出队列连接；并行归一化引擎与RBSP码流生成引擎段间以2写1读先入先出队列连接。

2.如权利要求1所述的基于H.264/AVC中CABAC的并行编码实现电路，其特征在于，所述二元化引擎为基于乒乓存储结构的离散余弦变换/量化DCT/Q系数二元化引擎，用于并行执行系数扫描和二元化编码。

3.如权利要求1所述的基于H.264/AVC中CABAC并行编码实现电路，其特征在于，所述二元化引擎的输入信号包括当前被处理的语义元素值Cur.SE，与所述语义元素值相关的临近语义元素值Neighbor SEs，3写2读先入先出队列中空闲存储单元的数目hole_num[2:0]，以及相关的二元化引擎控制信息Ctrl.Info；所述二元化引擎的输出信号包括3比特的二元化输出值{binVali|i∈{0，1，2}}，每一输出比特相对应的上下文索引值{ctxIdxi[7:0]|i∈{0，1，2}}以及写入3写2读先入先出队列中的二元化输出比特及相关上下文索引值的总数目w_num[1:0]，当w_num[1:0]不等于0时，所述二元化引擎将{binVali，ctxIdxi[7:0]|i＜w_num[1:0]}写入下级先入先出队列，其中i为0或1或2，a[b:c]形式的变量表示编码区间为b+1的比特信号a，a为信号的名称，b为最高位编号，为c最低位编号。

4.如权利要求2所述的基于H.264/AVC中CABAC的并行编码实现电路，其特征在于，所述二元化引擎的电路结构具有如下特征：1)执行所述系数扫描的过程中，所述电路读取4x4块DCT/Q系数，并将该系数按线性地址递增顺序写入乒乓存储结构内；2)在执行所述系数扫描的过程中同时记录15比特的标志矢量以及最后非零系数的索引值；3)所述标志矢量及最后非零系数的索引值用于标志图significant_map的二元化编码，所述标志图是在编码过程中根据标志矢量寄存器与最后非零系数的索引值动态产生的；4)对4x4块DCT/Q系数的二元化编码过程中，通过所述标志矢量及最后非零系数的索引值，所述电路一步生成非零系数的读取地址。

5.如权利要求1所述的基于H.264/AVC中CABAC的并行编码实现电路，其特征在于，所述上下文模型引擎的上下文读取和更新操作采用标准单元库中的寄存器实现，并采用如下设计：将所述上下文模型引擎的上下文模型根据其所属的片模式进行分类，属于同一片模式的上下文存储在2读2写端口的存储单元中，而其它的上下文模型信息存储在单端口的片上内存中，当片模式改变时，对2读2写端口的存储单元中的内容进行更新，在更新过程中，每周期更新2条上下文。

6.如权利要求1所述的基于H.264/AVC中CABAC的并行编码实现电路，其特征在于，所述并行归一化引擎由两个单周期归一化引擎级联组成，每周期同时处理两比特的归一化处理，其输入信号包括：binVal0、valMPS0、pStateIdx0[5:0]、valid0、mode0、binVal1、valMPS1、pStateIdx1[5:0]、valid1以及mode1；其中，binVal0和binVal1表示被处理比特的值；valMPS0和valMPS1表示大概率符号值；pStateIdx0[5:0]和pStateIdx1[5:0]表示概率索引值；valid0和valid1表示被处理比特是否有效；mode0和mode1表示被处理比特的编码模式，0为标准编码模式，1为旁路编码模式，输入信号的后缀0和1用于区分被处理比特的顺序；并行归一化引擎的输出信号为OB0[7:0]、β0[2:0]、L0[6:0]、we0、OB1[7:0]、β1[2:0]、L1[6:0]及we1；当{wei|i∈{0，1}}为1时，相应的输出OBi[7:0]、βi[2:0]和Li[6:0]被写入下级2写1读先入先出队列，i＝0或1，用于下级引擎生成RBSP码流。