专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]集成电路装置及其制造方法-CN201110004086.1有效
  • 黄财煜 - 南亚科技股份有限公司
  • 2011-01-11 - 2012-05-23 - H01L25/00
  • 本发明揭示一种集成电路装置及其制造方法,该集成电路装置包含一下、设置于该下上的至少一堆叠、以及至少一导电插塞,其贯穿该堆叠且深入该下,其中该下及该堆叠以一中间黏着层予以接合,且在该下及该堆叠之间没有焊垫。该集成电路装置的制造方法,包含形成一下、形成至少一堆叠、使用一中间黏着层接合该至少一堆叠至该下上、以及形成至少一导电插塞,其贯穿该堆叠且深入该下,其中没有在该下及该堆叠之间形成焊垫本发明揭示的集成电路装置的制造方法无需在下堆叠之间形成焊垫,解决传统技术的焊垫制造相当复杂且昂贵问题。
  • 集成电路装置及其制造方法
  • [发明专利]半导体结构的制造方法-CN201910194047.9有效
  • 吴秉桓;全昌镐 - 长鑫存储技术有限公司
  • 2019-03-14 - 2022-06-24 - H01L25/065
  • 本发明实施例涉及一种半导体结构的制造方法,包括:形成堆叠结构,所述堆叠结构包括至少二片,所述包括若干芯片;对所述堆叠结构进行切割步骤,且在所述堆叠结构切割步骤之后,所述堆叠结构中的所述若干芯片处于未分离状态;进行所述芯片分离步骤,使所述堆叠结构中的所述芯片相分离。本发明能够有效的避免对中芯片造成误切割,改善半导体结构的性能。
  • 半导体结构制造方法
  • [发明专利]半导体器件及其制作方法-CN202210906351.3在审
  • 邢家明;戴辛志;肖海波;高喜峰;施喆天 - 豪威集成电路(成都)有限公司
  • 2022-07-29 - 2022-10-21 - H01L21/78
  • 本发明提供一种半导体器件及其制作方法,包括:提供堆叠,所述堆叠中的每层均包括层叠的半导体衬底和隔离层;在所述堆叠的划片道内形成沟槽,在所述沟槽中形成绝缘层和嵌设在所述绝缘层中的导电结构,所述导电结构沿所述堆叠的厚度方向从所述堆叠中的最顶层延伸到最底层;切割所述堆叠,切割每层所述产生的静电通过所述导电结构导走。本发明通过导电结构增加导电通道,导走顶层和中间的静电荷,降低白噪声,避免击穿上的静电环。
  • 半导体器件及其制作方法
  • [发明专利]堆叠键合的处理方法-CN201910940053.4在审
  • 余兴;蒋维楠 - 芯盟科技有限公司;浙江清华长三角研究院
  • 2019-09-30 - 2020-02-28 - H01L21/02
  • 一种堆叠键合处理方法,包括:向堆叠键合的边缘注入胶体;同时切割去除所述堆叠键合的部分宽度的边缘以及边缘注入的胶体。本发明的堆叠键合处理机台在对多层堆叠键合进行处理时,在每次对两键合的进行注胶和研磨后,无需进行去除注胶和削减(切割)步骤,在多层堆叠键合圆形成后,通过削减单元进行一步削减工艺即可同时切割去除所述堆叠键合的部分宽度的边缘以及边缘注入的胶体,因而可以避免多层堆叠的制作过程中多次削减带来的过多的边缘削减,进而避免造成过多的良率损失。
  • 堆叠键合晶圆处理方法
  • [发明专利]多层的制备方法-CN202011444742.5在审
  • 叶国梁 - 武汉新芯集成电路制造有限公司
  • 2020-12-08 - 2021-04-02 - H01L25/00
  • 本申请提供一种多层的制备方法。该方法包括提供依次键合的M片晶圆形成堆叠;从堆叠的第一表面朝向堆叠的第二表面对堆叠的边缘进行N次切边,以使堆叠的边缘形成N个台阶;其中,N次切边中第i次切边产生的切边宽度小于N次切边中第j次切边产生的切边宽度,且第i次切边产生的切边深度大于第j次切边产生的切边深度;N次切边中产生的最小切边宽度不小于一预设阈值,N次切边中产生的最大切边深度小于等于堆叠的厚度;在堆叠的边缘形成填充层,填充层至少填充堆叠的N个台阶;对堆叠的第二表面进行减薄;其中,M、N为大于1的自然数。该方法能够降低在减薄处理过程中堆叠发生破片问题的概率。
  • 多层制备方法
  • [实用新型]一种堆叠的封装结构-CN202023298769.6有效
  • 陈海杰;王金峰;陈栋;陈锦辉;谢皆雷 - 江阴长电先进封装有限公司
  • 2020-12-31 - 2021-08-20 - H01L25/18
  • 本实用新型涉及一种堆叠的封装结构,属于半导体芯片封装技术领域。其包括堆叠体C1、A1、电气连接层(150),所述堆叠体C1设置于A1上方并通过电气连接层(150)连接,所述堆叠体C1包括若干层功能,于A1上方,所述堆叠体C1的正面涂覆介电层Ⅲ(300)并形成介电层Ⅲ开口(301),所述介电层Ⅲ开口(301)上内设置金属种子层(310)和金属凸块(360),所述金属凸块(360)与相邻的的金属互联层(120)通过金属种子层(310)连接本实用新型提供了多层堆叠的封装结构。
  • 一种堆叠封装结构
  • [发明专利]垂直堆叠及其形成方法-CN201810929331.1有效
  • 卢克·G·英格兰 - 格芯(美国)集成电路科技有限公司
  • 2018-08-15 - 2022-07-05 - H01L23/522
  • 本发明涉及垂直堆叠及其形成方法,揭示集成电路堆叠及其形成方法。在一个实施例中,该集成电路堆叠可包括:多个垂直堆叠,各包括后侧及前侧,各的该后侧包括位于衬底内的半导体穿孔(TSV),且各的该前侧包括位于第一介电质内的金属线,其中,该金属线与各内的该TSV连接;以及无机介电质,介于该多个垂直堆叠内的相邻之间;其中,该多个垂直堆叠以前对后取向堆叠,以使一个的该后侧上的该TSV与相邻的该前侧上的该金属线通过延伸穿过介于它们之间的该无机介电质电性连接
  • 垂直堆叠及其形成方法
  • [发明专利]堆叠键合处理装置-CN201910940808.0在审
  • 余兴;蒋维楠 - 芯盟科技有限公司;浙江清华长三角研究院
  • 2019-09-30 - 2020-02-28 - H01L21/67
  • 一种堆叠键合处理机台,包括:注胶单元和削减单元,所述注胶单元用于向堆叠键合的边缘注入胶体,所述削减单元用于同时切割去除所述堆叠键合的部分宽度的边缘以及边缘注入的胶体。本发明的堆叠键合处理机台在对多层堆叠键合进行处理时,在每次对两键合的进行注胶和研磨后,无需进行去除注胶和削减(切割)步骤,在多层堆叠键合圆形成后,通过削减单元进行一步削减工艺即可同时切割去除所述堆叠键合的部分宽度的边缘以及边缘注入的胶体,因而可以避免多层堆叠的制作过程中多次削减带来的过多的边缘削减,进而避免造成过多的良率损失。
  • 堆叠键合晶圆处理装置
  • [发明专利]一种堆叠的封装结构及其封装方法-CN202011632856.2在审
  • 陈海杰;王金峰;陈栋;陈锦辉;谢皆雷 - 江阴长电先进封装有限公司
  • 2020-12-31 - 2021-02-19 - H01L25/18
  • 本发明涉及一种堆叠结构及其封装方法,属于半导体芯片封装技术领域。其包括堆叠体C2、承载A1、电气连接层(150),所述堆叠体C2设置于承载A1上方并通过电气连接层(150)连接,所述堆叠体C1包括若干层功能,从下而上,所述尺寸逐渐减小,其四周形成阶梯状的侧壁,于承载A1上方,所述堆叠体C2的正面及其阶梯状的侧壁涂覆介电层Ⅲ(300)并形成介电层Ⅲ开口(301),所述介电层Ⅲ开口(301)上内设置金属种子层(310)和金属凸块(360),所述金属凸块(360)与相邻的的金属互联层(120)通过金属种子层(310)连接。本发明提供了多层堆叠结构及其制作方法。
  • 一种堆叠封装结构及其方法
  • [实用新型]一种堆叠的封装结构-CN202023317002.3有效
  • 陈海杰;王金峰;陈栋;陈锦辉;谢皆雷 - 江阴长电先进封装有限公司
  • 2020-12-31 - 2021-08-10 - H01L25/18
  • 本实用新型涉及一种堆叠的封装结构,属于半导体芯片封装技术领域。其包括堆叠体C2、A1、电气连接层(150),所述堆叠体C2设置于A1上方并通过电气连接层(150)连接,所述堆叠体C1包括若干层功能,从下而上,所述尺寸逐渐减小,其四周形成阶梯状的侧壁,于A1上方,所述堆叠体C2的正面及其阶梯状的侧壁涂覆介电层Ⅲ(300)并形成介电层Ⅲ开口(301),所述介电层Ⅲ开口(301)上内设置金属种子层(310)和金属凸块(360),所述金属凸块(360)与相邻的的金属互联层(120)通过金属种子层(310)连接。本实用新型提供了多层堆叠的封装结构及其制作方法。
  • 一种堆叠封装结构
  • [发明专利]堆叠结构及其测试方法、高宽带内存及其制备方法-CN202080087981.1在审
  • 范鲁明;刘燕翔 - 华为技术有限公司
  • 2020-01-19 - 2022-07-29 - H01L21/66
  • 一种堆叠结构及其测试方法、高宽带内存及其制备方法,涉及半导体存储技术领域,能够解决现有技术中堆叠结构的生产良率低,导致高宽带内存生产成本高的问题。测试方法对堆叠结构进行测试,堆叠结构中的逻辑(10)和多层存储(20)通过总线(30)连接,总线(30)记录堆叠结构中各存储(20)的层级地址,探针(40)读取与待测的三维层数地址对应的层级地址及探测信息,能够对切割单元(201)在堆叠结构中的连接状态进行调整,使得切割获得的高宽带内存,对劣品的存储芯片所在层级寻址屏蔽,从而调整高宽带内存实际可存储容量,提供多种减除部分容量的高宽带内存。
  • 堆叠结构及其测试方法宽带内存制备

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