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[发明专利]显示面板及显示装置-CN202210270073.7在审
发明人：历杰;应见见;周志强 -专利权人： TCL华星光电技术有限公司
申请日： 2022-03-18 - 公布日： 2022-07-01 - 主分类号： H01L27/12 文献下载
摘要：本发明提供一种显示面板及显示装置，显示面板包括第一时钟总线和多条第二时钟总线，多条第二时钟总线位于第一时钟总线远离多个栅极驱动电路的一侧，第一时钟总线和多条第二时钟总线沿第一方向延伸且沿第二方向排列。第一时钟总线与电极的正对面积大于每一第二时钟总线与电极的正对面积，以使第一时钟总线与电极之间的电容大于任一第二时钟总线与电极之间的电容，进而补偿第一时钟总线与相邻的第二时钟总线之间的电容，从而缩小第一时钟总线与相邻的第二时钟总线之间的电容和多条第二时钟总线之间的电容的差异
显示面板显示装置

[发明专利]逆变器并机工频同步电路和多逆变器并机的工频同步方法-CN201911416338.4有效
发明人：林正为 -专利权人：东莞龙升电子有限公司
申请日： 2019-12-31 - 公布日： 2023-04-25 - 主分类号： H02M7/493 文献下载
摘要：本发明揭示了一种逆变器并机工频同步电路和多逆变器并机的工频同步方法，所述电路包括：DSP模块、状态输出模块、状态输入模块、时钟输出模块、时钟输入模块和时钟同步总线；其中，所述时钟同步总线包括状态总线和时钟总线；所述DSP模块状态输出引脚、状态输入引脚分别通过状态输出模块、状态输入模块连接状态总线；所述DSP模块时钟输出引脚、时钟输入引脚分别通过时钟输出模块、时钟输入模块连接时钟总线；所述DSP模块通过状态输入模块检测状态总线上是否有低电平信号；若有，则判定有主机，并通过时钟输入模块检测时钟总线上主机的时钟信号，通过DSP模块将逆变器输出的时钟信号调节至与时钟总线上的时钟信号一致，并通过时钟输出模块输出至时钟总线。
逆变器机工同步电路方法

[发明专利]一种可配置总线解决传输延时数据出错的方法、装置及PLC-CN202011586795.0在审
发明人：王志红 -专利权人：深圳市合信自动化技术有限公司
申请日： 2020-12-28 - 公布日： 2021-04-23 - 主分类号： G06F1/08 文献下载
摘要：本发明提供一种可配置总线解决传输延时数据出错的装置，包括同步时钟发生器和总线同步时钟占空比调节器；同步时钟发生器产生时钟信号，并结合配置参数，对时钟信号预置的总线时钟周期进行倍缩，使时钟信号的总线时钟周期内均形成有与配置参数等同数目的时钟步长；总线同步时钟占空比调节器接收同步时钟发生器输出的时钟信号，且结合步长调整参数，对所接收时钟信号的总线时钟周期内的时钟步长进行删减后更新，得到总线时钟周期更新后的时钟信号并加载于总线上；其中，步长调整参数小于配置参数实施本发明，在不降低总线频率的前提下，通过调节总线频率的占空比来确保找到传输延时更长的模块，从而解决传输延时所带来的数据出错的问题。
一种配置总线解决传输延时数据出错方法装置 plc

[发明专利]一种AHB总线设备跨时钟域访问APB总线设备的电路及方法-CN201010247139.8有效
发明人：何毅华 -专利权人：东莞市泰斗微电子科技有限公司
申请日： 2010-07-29 - 公布日： 2010-12-01 - 主分类号： G06F13/38 文献下载
摘要：本发明涉及一种AHB总线设备跨时钟域访问APB总线设备的电路及方法，其中电路包括：AHB总线接口，作为电路的控制端，工作在AHB时钟域；APB总线接口，作为电路的被访问端，工作在APB时钟域；时钟同步电路，将AHB总线时钟域的标志信号同步到APB总线时钟域，处理后作为控制信号输出到APB总线接口，将APB总线时钟域的标志信号同步回AHB总线时钟域，作为传输完成信号送回AHB总线接口。采用本发明的技术方案后，AHB总线设备和APB总线设备可以运行在两个任意不同的时钟域下，减少功耗。这种电路和方法不需要增加很多的硬件开销，只需要增加6个触发器就可以实现AHB总线设备对APB总线上设备的跨时钟域访问。
一种 ahb 总线设备时钟访问 apb 电路方法

[发明专利]一种片上系统的总线时钟频率动态切换装置-CN201910164492.0有效
发明人：戴碧华;罗小华 -专利权人：浙江大学
申请日： 2019-03-05 - 公布日： 2021-09-21 - 主分类号： G06F15/78 文献下载
摘要：本发明涉及片上系统芯片的一种总线时钟控制装置，主要用于保证总线时钟频率动态切换操作不影响总线传输的正确性，尤其涉及一种片上系统的总线时钟频率动态切换装置。它包括时钟控制电路、自举主设备和总线三个组成部分。时钟控制电路负责发送请求信号A，控制总线时钟信号的频率切换并向总线提供时钟信号；自举主设备负责发送应答信号B，可通过总线协议发起总线传输请求；总线在总线时钟信号的控制下工作，可响应自举主设备发出的总线传输请求本发明装置的有益效果是：总线时钟频率动态切换过程保证总线传输的正确性和完整性；总线时钟频率动态切换装置完全采用硬件实现，不会增加软件开销，降低了对系统性能的影响。
一种系统总线时钟频率动态切换装置

[实用新型]一种基于AMBA总线的多总线桥接器及其片上系统-CN202320494185.0有效
发明人：唐芳福;何建东;岳椿 -专利权人：珠海芯探索微电子有限公司
申请日： 2023-03-14 - 公布日： 2023-08-22 - 主分类号： G06F13/42 文献下载
摘要：本实用新型提供了一种基于AMBA总线的多总线桥接器及其片上系统，包括：多个用于连接总线的总线接口；通道连接模块，用于桥接源总线和目标总线，还用于获取有效数据；连接于总线接口的时钟选择器，用于获取总线时钟，还用于输出源总线时钟和目标总线时钟；异步FIFO模块，与通道连接模块和时钟选择器相连接，用于获取源总线时钟、目标总线时钟和有效数据，还用于将有效数据输出至目标总线。根据本实施例的技术方案，能够通过一个桥接器建立任意两条总线的连接并进行数据读写，有效减少了片上系统的桥接器数量，有效降低了片上系统的电路面积，提高开发效率。
一种基于 amba 总线桥接器及其系统

[发明专利]一种高效串行总线控制电路-CN201510888509.9有效
发明人：张则乐;胡林军 -专利权人：中国电子科技集团公司第四十一研究所
申请日： 2015-12-02 - 公布日： 2018-07-24 - 主分类号： G06F13/42 文献下载
摘要：本发明公开了一种高效串行总线控制电路，具体涉及通信控制领域。该高效串行总线控制电路，包括主设备电路和从设备电路，主设备电路设有串行总线片选信号、串行总线时钟信号、串行总线数据输入信号、串行总线数据输出信号、串行总线时钟输出信号、第一完成信号和与CPU互连信号，从设备电路设有从设备片选信号、从设备时钟信号、从设备数据输入信号、从设备数据输出信号、从设备时钟输入信号和第二完成信号，串行总线片选信号与从设备片选信号相连，串行总线时钟信号与从设备时钟信号相连，串行总线数据输入信号与从设备数据输出信号相连，串行总线数据输出信号与从设备数据输入信号相连，串行总线时钟输出信号与从设备时钟输入信号相连。
一种高效串行总线控制电路

[发明专利]用于将数据驱动到总线上的系统和方法-CN200610074149.X有效
发明人： B·J·阿尔诺德;N·A·米彻尔 -专利权人：惠普开发有限公司
申请日： 2006-03-21 - 公布日： 2006-09-27 - 主分类号： G06F13/40 文献下载
摘要：公开了用于将数据驱动到总线(80)上的系统(10、98)和方法。系统(10、98)的一个实施例可包括：总线时钟信号，其是控制与在数据总线(80)上传输数据相关联的定时的系统时钟信号的拷贝；数据时钟信号，其设计为超前于系统时钟信号部分时钟周期，以在总线时钟信号之前将数据驱动到数据总线(80)上；输出锁存器件(14、30)，响应于数据时钟信号的边沿将数据驱动到数据总线(80)上；以及偏斜校正器(18)，其在数据时钟信号滞后于总线时钟信号的情况下减轻数据到数据总线(80)上的竞争。
用于数据驱动线上系统方法

[发明专利]动态同步化处理器时钟与总线时钟前缘的方法与系统-CN200710109978.1有效
发明人：威廉V·米勒 -专利权人：威盛电子股份有限公司
申请日： 2007-06-11 - 公布日： 2007-10-31 - 主分类号： G06F1/12 文献下载
摘要：一种检测系统及方法，用以检测总线时钟的前缘。该检测系统包含用以提供总线时钟与处理器时钟的装置，该装置并不需要提供指出总线时钟边缘时间位置的控制信号。该检测系统还包含用以送出总线时钟与处理器时钟给多个目标组件的时钟树，其中多个目标组件所收到的时钟会因为时钟树的插入时间而被延迟。该检测系统亦包含一处理器，该处理器中具有一用以检测被插入时间延迟的总线时钟前缘的装置。本发明所披露的检测方法包含：产生总线时钟与处理器时钟，其中本发明的方法不产生对应这些时钟的控制信号；接收被插入时间延迟的总线时钟与处理器时钟；以及处理这些被插入时间延迟的时钟以产生标志信号，用以指出被插入时间延迟的总线时钟前缘的位置
动态同步处理器时钟总线前缘方法系统

[发明专利]具有存储器时钟设定功能的信息处理装置和存储器时钟设定方法-CN200810213756.9有效
发明人：铃木贵善 -专利权人：富士通株式会社
申请日： 2008-09-04 - 公布日： 2009-05-27 - 主分类号： G06F1/08 文献下载
摘要：具有存储器时钟设定功能的信息处理装置和存储器时钟设定方法。存储器时钟设定功能获取存储器总线带宽，并获取CPU总线和I/O总线的总带宽。当所述存储器总线带宽大于所述CPU总线和所述I/O总线的总带宽时，选择小于或等于存储器的当前工作时钟的时钟速率，使得所述存储器总线带宽可以不小于CPU总线和I/O总线的总带宽，并对存储器控制器设定所选的时钟速率作为所述存储器的工作时钟
具有存储器时钟设定功能信息处理装置方法

[发明专利]一种时钟同步方法、高速工业总线系统、设备及存储介质-CN202211211711.4在审
发明人：肖磊;杨柳 -专利权人：北京神经元网络技术有限公司
申请日： 2022-09-30 - 公布日： 2022-12-27 - 主分类号： H04J3/06 文献下载
摘要：本发明实施例公开了一种时钟同步方法、高速工业总线系统、设备及存储介质。该方法包括：在接收到授时模组发送的标准时钟时刻时，获取当前更新的第一本地时钟时刻，高速工业总线系统中的各节点在启动后，动态更新本地时钟时刻；在检测到满足全网时钟同步条件时，获取当前更新的第二本地时钟时刻和高速工业总线系统的当前总线时刻；根据第一本地时钟时刻、第二本地时钟时刻和当前总线时刻，计算在接收到标准时钟时刻时，高速工业总线系统的目标总线时刻；根据目标总线时刻与标准时钟时刻间的时间映射关系进行本地时钟同步，并将时间映射关系发送至高速工业总线系统中的传输节点进行时钟同步该方法可以在实现全网精准时钟同步时，降低控制开销。
一种时钟同步方法高速工业总线系统设备存储介质

[发明专利]一种支持IP模块动态频率变换的装置-CN201210055233.2有效
发明人：葛海通;王荣华;杨军;孟建熠 -专利权人：杭州中天微系统有限公司
申请日： 2012-03-05 - 公布日： 2012-07-25 - 主分类号： H03K21/10 文献下载
摘要：一种支持IP模块动态频率变换的装置，包括时钟分频器，用于接收基准时钟，并产生多组不同时钟分频比的时钟信号和时钟使能信号；IP模块总线接口，用于IP模块与总线的通信，所述IP模块总线接口与总线通讯连接，时钟变频器，用于根据当前的分频比信号产生当前的IP时钟使能信号，IP时钟使能信号以及系统时钟信号；所述的时钟分频器的输出端与所述时钟变频器的输入端连接，所述时钟变频器的输出端与所述IP模块总线接口、总线连接。
一种支持 ip 模块动态频率变换装置

[发明专利]一种跨时钟域的AHB总线桥接方法和装置-CN201510290559.7有效
发明人：刘小雷;郝晓东 -专利权人：大唐微电子技术有限公司;大唐半导体设计有限公司
申请日： 2015-05-29 - 公布日： 2018-06-01 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种跨时钟域的AHB总线桥接方法和装置，包括：主控制逻辑模块，根据主器件的总线信号生成主时钟域的总线控制信号；根据在主时钟域下采样的被从时钟域锁存的从器件总线信号，产生反馈到主器件的响应信号；从控制逻辑模块，根据从器件的响应信号和在从时钟域下采样被主时钟域锁存的主器件总线信号，生成从时钟域的总线控制信号；主时钟和从时钟数据锁存模块，当总线控制信号使能有效时，对同步的数据进行锁存采样；异步脉冲同步电路模块，将跨时钟域信号同步到对方时钟域中。
时钟域主时钟总线控制信号主器件锁存方法和装置跨时钟域响应信号总线信号下采样桥接控制逻辑模块跨时钟域信号异步脉冲同步主控制逻辑电路模块器件总线时钟数据锁存模块同步的采样使能主从反馈

[发明专利]与外围设备同步的电子系统-CN201410747619.9在审
发明人：惠志强;钟凌燕;董云星 -专利权人：上海兆芯集成电路有限公司
申请日： 2014-12-03 - 公布日： 2015-03-04 - 主分类号： G06F13/42 文献下载
摘要：本发明公开一种与外围设备同步的电子系统，包括具有一总线时钟信号发生器以及一数据寄存器的一主机、以及一相位移控制信号设定模块。总线时钟信号发生器是基于主机端时钟信号输出一总线时钟信号交由总线供应外围设备作外围设备输出数据的依据。基于该主机端时钟信号所读取的来自于外围设备的数据则是由该数据寄存器暂存。该总线时钟信号发生器依据主机端时钟信号与基于主机端时钟信号所读取的来自于外围设备的数据的不同步相位调整该总线时钟信号，使该数据寄存器所暂存的数据准确。该相位移控制信号设定模块是用于产生相位移控制信号供该总线时钟信号发生器调整该总线时钟信号。
外围设备同步电子系统

[发明专利]一种SOC芯片总线动态多级频率调整电路和方法-CN201810549322.X有效
发明人：廖裕民;陈幸 -专利权人：瑞芯微电子股份有限公司
申请日： 2018-05-31 - 公布日： 2021-11-02 - 主分类号： G06F11/30 文献下载
摘要：本发明提供一种SOC芯片总线动态多级频率调整电路和方法，电路包括时钟产生单元、时钟管理单元、总线频率映射表存储单元、主设备监视控制单元、总线请求阻隔单元以及总线传输状态监控单元；总线频率映射表存储单元存储有多级总线频率映射表，该表预先配置了主设备工作场景对应的总线频率；时钟管理单元接收每个主设备监视控制单元送来的各个主设备的工作状态和总线传输状态监控单元送来的整个总线的空闲状态，并根据主设备的工作状态控制时钟产生单元等相关单元共同完成总线动态变频过程，或者根据整个总线的空闲状态控制时钟产生单元关闭整个总线的时钟。从而及时动态调整总线的频率以适应当前的总线负载，获得最佳的能效比。
一种 soc 芯片总线动态多级频率调整电路方法

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