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[发明专利]并行数据处理-CN00800943.0有效
发明人： M·杜兰顿 -专利权人：皇家菲利浦电子有限公司
申请日： 2000-03-09 - 公布日： 2004-04-21 - 主分类号： G06F9/38 文献下载
摘要：一种数据处理设备(DPA)包括多个用于执行并行运算(O)的数据处理器(P)。处理器执行的操作由送到数据处理器(P)的指令字(IW)确定。该种数据处理设备(DPA)包括根据指令字组合软件(IWCS)进行的指令字组合(VLIW)的控制处理器(CP)。指令字组合定义了并行处理的运算。从这点所节省的成本通常比相关的处理指令字组合的控制处理器所需成本要多。因此，上文描述的数据处理会产生较好的性能价格比。
并行数据处理

[发明专利]一种可实现串并行协同的电力芯片纳米继电器-CN202210952754.1有效
发明人：李肖博;李鹏;习伟;姚浩;李立浧;杨奇逊;曾祥君;刘德宏;王泽宇 -专利权人：南方电网数字电网研究院有限公司
申请日： 2022-08-10 - 公布日： 2023-05-09 - 主分类号： H02H7/26 文献下载
摘要：本发明涉及一种可实现串并行协同的电力芯片纳米继电器，涉及电力系统继电保护技术领域，包括：并行数据处理单元、串行数据处理单元、前置时间管理单元、逻辑比较单元和后置时间管理单元；通过选取并行数据处理单元和/或串行数据处理单元对电力业务数据进行处理，通过前置时间管理单元根据串行数据处理单元和并行数据处理单元对电力业务数据的处理时间设置第一延时；通过逻辑比较单元将第一处理结果和第二处理结果与对应设定阈值进行比较
一种实现并行协同电力芯片纳米继电器

[发明专利]快速傅立叶变换结构-CN200680012012.X有效
发明人：普天岩;毕磊;杰尔姆·塔加 -专利权人： NXP股份有限公司
申请日： 2006-04-11 - 公布日： 2009-12-30 - 主分类号： G06F17/14 文献下载
摘要：一种具有并行数据处理通道的快速傅立叶变换结构。输入数据以重复序列施加到并行数据处理通道并且在这些通道中进行处理。数据定序器用于将这些来自数据处理通道的输出组合成所需序列。
快速傅立叶变换结构

[发明专利]基于多图形处理器的模型并行处理方法及装置-CN201410281130.7有效
发明人：邹永强;李毅;金涬;肖斌;郭志懋;薛伟;陈波;李勇;肖磊 -专利权人：深圳市腾讯计算机系统有限公司
申请日： 2014-06-20 - 公布日： 2018-12-11 - 主分类号： G06T1/40 文献下载
摘要：本发明涉及一种基于多图形处理器(GPU)的并行数据处理方法，包括以下步骤：在中央处理器(CPU)内创建用于分别控制多个工作组(Worker Group)的多个工作线程(Worker)，所述工作组包括多个GPU；将每个工作线程与对应的一个GPU绑定；从非易失性存储器内加载一个批次(Batch)的训练数据至与一个工作组对应的一个GPU显存中；在对应于一个工作组的多个GPU之间以点对点(Peer to Peer)的方式传输GPU进行数据处理所需要的数据；通过所述工作线程控制所述多个GPU并行进行数据处理。所述方法可以提升多GPU并行数据处理的效率。此外，本发明还提供一种并行数据处理装置。
基于图形处理器模型并行处理方法装置

[发明专利]基于多图形处理器的数据并行处理方法及装置-CN201410281181.X有效
发明人：金涬;李毅;邹永强;郭志懋;王尔玉;薛伟;陈波;李勇;鲍春健;肖磊 -专利权人：深圳市腾讯计算机系统有限公司
申请日： 2014-06-20 - 公布日： 2016-10-12 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及一种基于多图形处理器(GPU)的并行数据处理方法，包括以下步骤：在中央处理器(CPU)内创建用于分别控制多个工作组的多个工作线程(Worker)，所述工作组包括一个或多个GPU；将每个工作线程与对应的一个GPU绑定；从非易失性存储器内分别加载多个批次(Batch)的训练数据至所述多个工作组内的GPU显存中；以及通过所述工作线程控制所述多个GPU进行并行数据处理。所述方法可以提升多GPU并行数据处理的效率。此外，本发明还提供一种并行数据处理装置。
基于图形处理器数据并行处理方法装置

[发明专利]RapidIO串行数据处理方法-CN201310029874.5有效
发明人：李超;霍晨生;苗家旺;杨继伟;李世鹏 -专利权人：北京旋极信息技术股份有限公司
申请日： 2013-01-25 - 公布日： 2017-08-25 - 主分类号： G06F13/20 文献下载
摘要：本发明提供了一种RapidIO串行数据处理方法。涉及通信领域；解决了RapidIO总线低位宽并行处理方法彼时大、增加后端设计难度的问题。该方法包括将自RapidIO总线接收的发送端发送的串行数据缓存为并行原始数据，所述并行原始数据的位宽大于16bit且是16bit的倍数；根据CRC标准对所述并行原始数据进行CRC校验；将CRC校验的结果和所述并行原始数据一并上传至上层应用本发明提供的技术方案适用于RapidIO串行总线，实现了低数据处理延时的RapidIO串行数据处理。
rapidio 串行数据处理方法

[发明专利]一种Profibus-DP总线控制器的数据处理方法-CN201811196845.7在审
发明人：李航;郑超 -专利权人：杭州和利时自动化有限公司
申请日： 2018-10-15 - 公布日： 2019-03-01 - 主分类号： G05B19/042 文献下载
摘要：本申请公开了一种Profibus‑DP总线控制器的数据处理方法，包括：FPGA将Profibus‑DP总线采集的串行信号转换为多个并行数据帧；根据每个所述并行数据帧的数据类型对对应的并行数据帧进行数据预处理，得到多个预处理帧。对每个所述预处理帧进行协议匹配处理，将得到的协议匹配数据帧发送至处理器，以便完成数据处理操作。通过FPGA对数据进行预处理，减少了处理器的执行环节，提高了数据处理的速度。本申请还公开了一种Profibus‑DP总线控制器的数据处理方法、FPGA装置、数据总线控制器以及计算机可读存储介质，具有以上有益效果。
数据处理预处理并行数据协议匹配处理器计算机可读存储介质数据总线控制器串行信号转换数据处理操作数据预处理数据帧发送总线控制器数据类型申请采集环节

[发明专利]矢量信号分析中高速并行下变频FPGA数据处理系统及方法-CN201810574092.2有效
发明人：刘世超;张光山;刘磊;曹淑玉;焦志超;张宁 -专利权人：中国电子科技集团公司第四十一研究所
申请日： 2018-06-05 - 公布日： 2019-11-05 - 主分类号： G05B19/042 文献下载
摘要：本发明公开了矢量信号分析中高速并行下变频FPGA数据处理系统及方法，包括：模拟前端设备，所述模拟前端设备将输入的中频信号进行多路并行数据采集并将采集的并行数据及进行并行数据采集时的数据时钟信号传输至FPGA数字信号处理平台；FPGA数字信号处理平台对接收的并行数据及数据时钟进行多路并行交叉混频并将交叉混频后的数据进一步的处理为串行数据。本发明采用多路并行交叉混频方法完成多路高速并行信号的下变频，避免了将并行数据转成串行数据，可进行实时信号处理。
并行数据下变频混频数字信号处理平台模拟前端设备数据处理系统串行数据多路并行矢量信号中高速并行采集并行数据采集多路并行数据高速并行信号实时信号处理数据时钟信号数据时钟中频信号多路分析传输

[发明专利]基于FPGA的国密算法加速运算控制方法及装置-CN202210161547.4有效
发明人：梁裕培;潘刚 -专利权人：广东省绿算技术有限公司
申请日： 2022-02-22 - 公布日： 2023-03-24 - 主分类号： H04L9/06 文献下载
摘要：本申请涉及一种基于FPGA的国密算法加速运算控制方法、装置、计算机设备和存储介质，所述方法包括：获取待处理数据；识别目标国密算法并获取目标国密算法的运算流程；识别运算流程中多个可并行运算的目标流程节点；调用目标国密算法并采用FPGA芯片的IP核对待处理数据进行数据处理；其中，IP核中包含多个可并行处理的运算单元，IP核对待处理数据进行数据处理时，采用各运算单元并行处理各目标流程节点的数据运算。上述方法能够在采用国密算法进行数据处理时，提高数据处理的效率。
基于 fpga 算法加速运算控制方法装置

[发明专利]一种数据综合处理方法及装置-CN202210508323.6在审
发明人：黄亚峰;杨文涛;张舒莹 -专利权人：中国银行股份有限公司
申请日： 2022-05-11 - 公布日： 2022-08-12 - 主分类号： G06F16/26 文献下载
摘要：本发明提供一种数据综合处理方法及装置，涉及大数据技术领域，可用于金融领域或其他技术领域。所述方法包括：通过数据存储层从数据源层获取存储数据，并进行数据管理；通过并行计算层从所述数据存储层获取数据，并进行并行计算；通过数据处理层获取并行计算结果，并进行数据处理；通过业务逻辑层从所述数据处理层获取数据，并进行业务逻辑处理；通过可视化层从所述业务逻辑层获取数据，并进行可视化展示。本发明实施例提供的数据综合处理方法及装置，能够全面地进行数据处理，并适用于大数据的应用场景。
一种数据综合处理方法装置

[发明专利]数据库批量程序并行数据处理异常检测方法及装置-CN202110394104.5在审
发明人：吕林超;董兴华;刘致远;杨柳 -专利权人：中国工商银行股份有限公司
申请日： 2021-04-13 - 公布日： 2021-07-09 - 主分类号： G06F9/52 文献下载
摘要：本发明提供了一种数据库批量程序并行数据处理异常检测方法及装置，可用于人工智能技术领域，所述方法包括：根据数据库分区规则表确定数据表的分区信息；根据批量程序的批量编号控制表确定分批次信息；根据所述分区信息和所述分批次信息确定所述数据表在批量程序并行数据处理时是否存在异常，本发明可对数据表分区和批量程序分批设置进行检查，避免数据表在批量程序并行数据处理时出现异常。
数据库批量程序并行数据处理异常检测方法装置

[发明专利]适用于FBMC传输的并行数据处理方法及装置-CN201810313592.0有效
发明人：黄永明;徐颖群;刘婷薇;王畑;徐家辉 -专利权人：东南大学
申请日： 2018-04-10 - 公布日： 2020-10-02 - 主分类号： H04L27/26 文献下载
摘要：本发明公开了一种适用于FBMC传输的并行数据处理方法及装置，并行数据处理方法包括：将输入的数据通过并行方式进行QAM调制；调制后的信号进行偏置正交幅度调制(OQAM)；之后将OQAM符号在频域上使用频域扩展方式进行滤波，并将滤波后的数据变换成时域数据处理；最后将时域数据通过重叠相加的方法实现波形混合并发出；接收端进行波形分离处理，并相应地做一系列解调步骤，恢复出原始发送数据。本发明提出的并行数据处理方法与FBMC特有的波形混合发射机制相结合，避免了频域扩展带来的效率损失，有效地优化了FBMC的发送接收流程，而且在相同采样速率条件下，能达到K(原型滤波器重叠因子)倍有效传输速率
适用于 fbmc 传输并行数据处理方法装置

[实用新型]一种多路芯片烧录装置-CN202223203032.0有效
发明人：林远志;李剑锋;李德胜 -专利权人：唐山曹妃甸映美科技有限公司
申请日： 2022-12-01 - 公布日： 2023-03-28 - 主分类号： G06F8/61 文献下载
摘要：本实用新型公开了一种多路芯片烧录装置，包括：主控单元，主控单元包括主控芯片、串行/并行数据转换电路及I/O接口模块，主控芯片内置或者外接数据存储器及数据处理器，串行/并行数据转换电路的串行数据信号端与数据处理器相连接，串行/并行数据转换电路的串行数据信号端通过外设标识加以区分；I/O接口模块，包括至少大于一路的数据双向传输通道及时钟信号电路，任一数据双向传输通道的一端与串行/并行数据转换电路模块的并行数据信号端依据外设标识进行定序连接，数据双向传输通道的另一端设置数据信号接口，时钟信号电路的时钟信号端经由隔离电阻后设置时钟信号接口。
一种芯片装置

[发明专利]并行数据处理及重排-CN00806052.5有效
发明人： J·赫斯;R·P·克莱霍尔斯特;A·范德阿沃伊尔德 -专利权人：皇家菲利浦电子有限公司
申请日： 2000-11-23 - 公布日： 2002-04-24 - 主分类号： G06F7/00 文献下载
摘要：本发明提供了一个并行数据处理设备,其具有一个并行处理单元阵列(LPA1...320)用于处理一个信号来获得并行数据流;以及用于以一个块式样方式重排该并行数据流的装置(TSMM1...80)。该数据重排装置(TSMM1...80)具有一个可寻址开关存储器矩阵阵列(TSMM1...80),其每一个都和一个预定数量的处理单元(LPA1...320)相连接。该开关存储器矩阵阵列(TSMM1...80)解决了高度并行线性阵列处理器的数据流局限以及图像处理算法所需要的中间存储。在一个照相机系统中,该并行数据处理设备和一个传感器阵列一起结合使用。
并行数据处理重排

[发明专利]一种基于大带宽网络的低延时并行数据处理系统及方法-CN202310466794.X有效
发明人：林福忠 -专利权人：福州慧林网络科技有限公司
申请日： 2023-04-27 - 公布日： 2023-10-10 - 主分类号： G06F9/48 文献下载
摘要：本发明公开了一种基于大带宽网络的低延时并行数据处理系统及方法，属于计算机数据处理技术领域。该系统包括数据调控模块、线程分析调节模块、智慧分组模块、并行数据任务分配模块和反馈模块；所述数据调控模块的输出端与所述线程分析调节模块的输入端相连接；所述线程分析调节模块的输出端与所述智慧分组模块的输入端相连接；所述智慧分组模块的输出端与所述并行数据任务分配模块的输入端相连接；所述并行数据任务分配模块的输出端与所述反馈模块的输入端相连接；所述反馈模块的输出端与管理员端口和线程分析调节模块的输入端相连接。本发明能够实现在大带宽网络下的并行数据处理，选择最优任务分配机制，保障延时性能。
一种基于带宽网络延时并行数据处理系统方法

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