[发明专利]金属栅极的制备方法及CMOS器件的制备方法在审
| 申请号： | 202210107875.6 | 申请日： | 2022-01-28 |
| 公开（公告）号： | CN114512396A | 公开（公告）日： | 2022-05-17 |
| 发明（设计）人： | 许滨滨;叶甜春;朱纪军;李彬鸿;罗军;赵杰;许静;嵇彤;黎婉雯 | 申请（专利权）人： | 广东省大湾区集成电路与系统应用研究院;澳芯集成电路技术（广东）有限公司 |
| 主分类号： | H01L21/28 | 分类号： | H01L21/28;H01L21/8238 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 姚璐华 |
| 地址： | 510535 广东省*** | 国省代码： | 广东;44 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本申请公开了一种金属栅极的制备方法及CMOS器件的制备方法，通过将位于PMOS区域伪栅沟槽以外以及PMOS区域伪栅沟槽内至少槽口处的P型金属功函数层去除掉，使得PMOS区域伪栅沟槽至少槽口处的宽度增大，且PMOS区域伪栅沟槽的顶部高度也减小，从而在很大程度上减小PMOS区域伪栅沟槽的深宽比，主要是减小PMOS区域伪栅沟槽槽口处的深宽比，进而在向PMOS区域的伪栅沟槽内填充金属作为金属栅电极层时，不易在PMOS区域的伪栅沟槽的顶部发生突悬而造成空洞，即改善了向PMOS区域伪栅沟槽内填充金属的填充效果，这将大大增加CMOS器件的可靠性，提高CMOS器件的良品率。 | ||
| 搜索关键词： | 金属 栅极 制备 方法 cmos 器件 | ||
【主权项】：
暂无信息
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于广东省大湾区集成电路与系统应用研究院;澳芯集成电路技术（广东）有限公司，未经广东省大湾区集成电路与系统应用研究院;澳芯集成电路技术（广东）有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/202210107875.6/，转载请声明来源钻瓜专利网。
- 同类专利
- 半导体器件的其制备方法、半导体器件和电子设备-202210403898.1
- 武龙;魏巍;苏帅;张亚文 - 华为技术有限公司
- 2022-04-18 - 2023-10-27 - H01L21/28
- 本申请提供了一种半导体器件的制备方法、半导体器件和电子设备，不仅实现了电极层与外延层的欧姆接触，减小了欧姆接触的接触电阻率，且简化了半导体器件的制备过程，降低了半导体器件的制备成本。半导体器件的制备方法可以包括：对外延片进行光刻，形成掩膜层。根据掩膜层，对外延片进行刻蚀，形成凹槽。根据掩膜层，在凹槽中生长外延层，并在外延层的表面形成电极层。其中，电极层与外延层可以欧姆接触。
- 半导体元件及其制造方法-202210740426.5
- 林凯鸿;纪呈彦 - 南亚科技股份有限公司
- 2022-06-27 - 2023-10-27 - H01L21/28
- 本揭露提供一种半导体元件的制造方法。该方法包含：沉积第一半导体层于基板的沟槽的内表面上；沉积第二半导体层于基板的沟槽的内表面的第一半导体层上，其中第一半导体层的掺杂物浓度小于第二半导体层的掺杂物浓度；以及沉积第三半导体层于第二半导体层上以填充基板的沟槽，其中第三半导体层的掺杂物浓度小于第二半导体层的掺杂物浓度。本揭露的半导体元件及其制造方法可以降低产生多晶孔洞的可能性并降低电阻率，从而提高其电性能。
- 碳化硅半导体装置及其制造方法-202080016354.9
- 竹内有一;铃木克己;山下侑佑;加藤武宽 - 株式会社电装
- 2020-02-13 - 2023-10-27 - H01L21/28
- 将源极区域(8)做成具有由形成在基体区域(6)侧的外延生长层构成的第1源极区域(8a)、以及由与源极电极相接并且第1导电型杂质浓度比第1源极区域高的离子注入层构成的第2源极区域(8b)的结构。
- 鳍式场效应晶体管器件及其制造方法-201910244745.5
- 周飞 - 中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
- 2019-03-28 - 2023-10-27 - H01L21/28
- 本发明提供了一种FinFET器件及其制造方法，其中，制造方法具体地是在源漏外延加工前，在虚拟栅极堆叠上部的侧壁上形成保护壁。通过在虚拟栅极堆叠上进一步增设了保护壁，从而确保其中的虚拟栅极电极层能被完全包裹起来，以避免在源漏外延加工时有外露的虚拟栅极电极层，继而发生“蘑菇缺陷”。本发明的方法采用常规的成熟工艺即可实现，实施简单、工艺窗口较宽，并且更为重要的是，其不会对前后其它工艺产生负面影响，具有良好的工艺兼容性。
- 半导体器件及其制作方法-202110486421.X
- 丁文波;叶甜春;罗军;赵杰;薛静 - 广东省大湾区集成电路与系统应用研究院;澳芯集成电路技术（广东）有限公司
- 2021-04-30 - 2023-10-24 - H01L21/28
- 本发明公开了一种半导体器件及其制作方法，所述制作方法包括：提供一半导体衬底，所述半导体衬底的第一表面具有第一区域、第二区域和第三区域；在所述第三区域形成浮栅和控制栅；在所述第一表面内形成源极和漏极；形成第一氧化层，所述第一氧化层覆盖所述第一区域和所述第二区域；形成第二氧化层，所述第二氧化层覆盖所述控制栅的侧壁和所述浮栅的侧壁；其中，在形成所述第一氧化层前，至少对所述第一区域进行非晶化离子注入，将所述第一区域非晶化，以使得所述第一氧化层的厚度大于所述第二氧化层的厚度。本方案可以实现在同一道工艺下在侧壁以及正面生成不同厚度的氧化膜，同时可以提高半导体器件的击穿电压，提高器件性能。
- 用于半导体装置制造的衬底处理方法-201810626640.1
- 拉马·I·赫格德 - 恩智浦美国有限公司
- 2018-06-15 - 2023-10-24 - H01L21/28
- 提供一种去除氧化物层的方法。金属层沉积在形成于锗衬底的顶表面处的氧化物层上。金属氧化物层沉积在所述金属层上。所述金属氧化物层包括与所述金属层相同的金属材料。所述金属层和所述氧化物层反应并且与所述金属氧化物层组合以在退火处理期间形成介电层。在所述退火处理期间，所述氧化物层与所述金属层反应并且被去除。
- 半导体器件的制造方法和半导体器件-202310828871.1
- 周韧林;杨焕荣;张雪;吴芃逸 - 英诺赛科（苏州）半导体有限公司
- 2023-07-07 - 2023-10-20 - H01L21/28
- 本发明提供半导体器件的制造方法和半导体器件，涉及半导体技术领域，包括：在衬底上形成外延层；在外延层上形成第一掩膜层，第一掩膜层中镂空设置有凹陷区域；在无H原子的环境下，在第一掩膜层上覆盖p型氮化物层；p型氮化物层与外延层接触形成栅极；去除位于第一掩膜层非凹陷区域上部的p型氮化物层以及第一掩膜层。通过上述方式，降低了p型氮化物层的氢元素含量，提高p型氮化物层的空穴浓度和迁移率，且无需采用刻蚀工艺即可制备栅极，避免出现刻蚀损伤，提高了半导体器件的性能。
- 用以改善装置效能的处理-202280019084.6
- 史蒂文·C·H·洪;董琳;本杰明·科伦坡;约翰内斯·F·斯温伯格;王林林 - 应用材料公司
- 2022-03-02 - 2023-10-20 - H01L21/28
- 一种形成半导体结构的方法包括在氢的氛围中退火基板表面以使表面平整，预清洁基板表面，在基板的预清洁表面上沉积高介电常数介电层，执行再氧化工艺以热氧化基板表面；执行等离子体氮化工艺以将氮原子插入沉积的高介电常数介电层中，以及执行后氮化退火工艺以钝化等离子体氮化的高介电常数介电层中的化学键。
- 一种半导体器件的制作方法-202311162311.3
- 朱红波;欧志文;刘单单;高向阳 - 粤芯半导体技术股份有限公司
- 2023-09-11 - 2023-10-20 - H01L21/28
- 本发明提供一种半导体器件的制作方法，包括：提供一半导体基底，于半导体基底上形成氧化硅层，氧化硅层划分为栅氧区域和非栅氧区域；于氧化硅层上形成光刻胶层并图形化，图形化的光刻胶层显露非栅氧区域；采用化学干法刻蚀法刻蚀非栅氧区域，其中，化学干法刻蚀的过程中，刻蚀气体在反应腔室外电离成等离子体。本发明的半导体器件的制作方法中，采用化学干法刻蚀法刻蚀氧化硅层形成栅氧，不会产生等离子体诱导损伤，不会对栅氧产生钻刻削薄，提高器件性能。另外，刻蚀氧化硅层时预留牺牲氧化层，能够缩减工序，降低成本。
- 一种半导体器件的T型栅及其制备方法-202310905373.2
- 董鹏;边旭明;廖梦雅;徐浩;杨云畅;曹佳;王琦 - 北京无线电测量研究所
- 2023-07-24 - 2023-10-20 - H01L21/28
- 本发明公开了一种半导体器件的T型栅及其制备方法，所述方法包括：在外延片上设置表面钝化层和牺牲层；在牺牲层的表面涂敷光刻胶，采用i‑line光刻工艺制备出光刻胶线条图形；刻蚀去除未被光刻胶线条图形覆盖的牺牲层，并侧向刻蚀被光刻胶线条图形覆盖的牺牲层，获得线宽缩小的牺牲层线条图形；在牺牲层线条图形上设置平坦化层；对平坦化层进行一致性去除，暴露出牺牲层线条图形；刻蚀去除牺牲层线条图形，形成线条图形窗口；利用线条图形窗口作为掩模，对表面钝化层进行刻蚀形成栅脚图形窗口；采用i‑line光刻工艺光刻出栅帽图形窗口，形成T型栅的图形窗口；在T型栅的图形窗口内沉积栅极金属层，形成T型栅。本发明能够降低制备成本，提高制备效率。
- 在存储器单元中形成多晶硅侧壁氧化物间隔件的方法-201680056792.1
- 杰克·王;S·卡比尔;M·海马斯;S·穆拉利;B·科普 - 密克罗奇普技术公司
- 2016-12-12 - 2023-10-20 - H01L21/28
- 本发明揭示制造具有侧壁氧化物的半导体装置的存储器单元例如EEPROM单元的方法。可在导电层上方形成包含浮动栅极(28)及ONO膜(108)的存储器单元结构。可通过包含在所述导电层的侧表面上沉积薄高温氧化物HTO膜及执行快速热氧化RTO退火的过程在所述浮动栅极的侧表面上形成侧壁氧化物。可在执行所述RTO退火之前或之后沉积所述薄HTO膜。相较于已知先前技术，所述侧壁氧化物形成过程可例如在耐久性及数据保存方面提供改进的存储器单元。
- 多晶硅层形成方法-202310889600.7
- 蔡毅;吴家辉;郑刚;张宾;王瑞瀚;王晓康;施磊 - 华虹半导体（无锡）有限公司
- 2023-07-19 - 2023-10-17 - H01L21/28
- 本申请公开了一种多晶硅层形成方法，包括：S1：提供一晶圆，晶圆包括形成有沟槽的衬底，衬底上形成有硬掩膜层，晶圆被置于沉积机台的工艺腔室中；S2：将工艺腔室的温度调节至第一温度，并在第一温度下，在硬掩膜层上沉积第一薄膜层，第一薄膜层填充沟槽；S3：在第一温度下，在第一薄膜层上沉积第二薄膜层；S4：在第一温度下，在第二薄膜层上沉积第三薄膜层；S5：将工艺腔室的温度升高至第二温度，并在第二温度下，在第三薄膜层上沉积第四薄膜层；其中，第一薄膜层、第二薄膜层和第三薄膜层均为掺杂多晶硅，第四薄膜层为非掺杂多晶硅。本申请通过在最上层形成一层非掺杂多晶硅，能够抑制P元素析出，降低对机台及晶圆的污染。
- 在基于碳化硅高阻衬底的氮化镓晶圆上制作T型栅的制作工艺-202310959184.3
- 张峻峰 - 成都海威华芯科技有限公司
- 2023-08-01 - 2023-10-13 - H01L21/28
- 本发明公开了在基于碳化硅高阻衬底的氮化镓晶圆上制作T型栅的制作工艺，包括：在氮化镓晶圆上通过生长一层氮化硅介质层；在氮化硅介质层上均匀涂抹一层电子束光刻胶并烘烤；利用磁控溅射技术在电子束光刻胶表面溅射一层Au导电层；电子束扫描曝光；去除Au导电层；T型栅的栅槽图形刻蚀，制作T型栅的栅帽图形；在栅槽图形和栅帽图形蒸镀金属；去除负光刻胶。本发明为减少表面电荷积累，再在电子束光刻胶的表面溅射一层超薄导电金属层即Au导电层；第二层的栅帽制作采用传统的I‑line光刻工艺，只需一次涂胶、曝光、显影，无需缩胶。完成栅帽图形光刻后，进行一次栅金属物理气相沉积，之后进行剥离去胶，可适用于0.15微米T型栅制作。
- 一种栅极制作方法和栅极结构-202310878225.6
- 车洪祥;王友伟;张焜;顾鹏程 - 捷捷微电(南通)科技有限公司
- 2023-07-17 - 2023-10-13 - H01L21/28
- 本申请实施例提供一种栅极制作方法和栅极结构，涉及半导体制造技术领域。该方法包括：提供包括沟槽的外延片；基于沟槽的表面生长栅氧化层；基于栅氧化层的表面制作硅层；基于硅层的表面淀积钛，以填充沟槽；对外延片进行退火，并在硅层与钛层的接触面形成硅化钛层。在沟槽中淀积金属钛代替传统多晶硅降低了导通电阻和功耗；同时由于沟槽中覆盖了一层硅，钛仅仅接触硅层而不会接触氧化层，避免了TiO
- 半导体元件、电力转换装置以及半导体元件的制造方法-202280016917.3
- 小田原雅司;砂本昌利;上野隆二;中村祥太郎 - 三菱电机株式会社
- 2022-03-01 - 2023-10-13 - H01L21/28
- 半导体元件具备：半导体芯片(1)；电极(4)，其设置于所述半导体芯片(1)的至少一个主面；第1接合用电极(6)，其设置于所述电极(4)上；以及第2接合用电极(7)，其设置于所述第1接合用电极(6)上，所述电极(4)在所述第1接合用电极(6)侧的表面具有凸部，在所述第1接合用电极(6)中，所述第2接合用电极(7)侧的表面平滑，在所述第2接合用电极(7)中，与所述第1接合用电极(6)相反的一侧的表面平滑。
- 一种应力氮化硅层的制备方法-202310836724.9
- 李琳;王妍;管毓崧;高国磊;张磊;李宗旭;王晓日;梁金娥;赵正元;张守龙 - 华虹半导体（无锡）有限公司
- 2023-07-07 - 2023-10-10 - H01L21/28
- 本发明提供一种应力氮化硅层的制备方法，包括提供衬底，衬底上形成有栅极结构；将衬底放入反应腔室中，向反应腔室中通入反应气体SiH4和N2，形成覆盖栅极结构和衬底表面的氮化硅层；对氮化硅层进行后处理，以调整氮化硅层的应力。本发明制备应力氮化硅层的反应物仅为SiH4和N2，没有NH3，生成的氮化硅氢含量少，硅与氮含量较多，使得氮化硅膜层更致密，不仅可以有效的抑制水汽扩散到栅氧加剧NBTI，还可以减弱NBTI过程中Si/SiO2界面被打断的氢原子结合成氢气溢出的不可逆现象，从而提升NBTI。而且通过调整降低氮化硅层应力，可有效平衡顶层金属较大的张应力，降低晶片翘曲度，使得后续顶层金属光刻工艺时不会再有晶片拒收发生。
- 一种屏蔽栅功率器件及其制备方法-202310877511.0
- 高学;柴展;罗杰馨 - 上海功成半导体科技有限公司
- 2023-07-17 - 2023-10-10 - H01L21/28
- 本发明涉及半导体集成电路制造领域，特别涉及一种屏蔽栅功率器件结构及制造方法，制造方法包括：提供半导体层；于所述半导体层上形成沟槽；于半导体层表面形成场氧化层；刻蚀部分所述场氧化层，使场氧化层的高度低于沟槽顶面高度，以形成屏蔽栅介质层；于屏蔽栅介质层上方形成第一栅极结构；于沟槽内形成屏蔽栅极结构；部分刻蚀屏蔽栅极结构，以在屏蔽栅极结构上形成刻蚀区域；于所述屏蔽栅极结构上的刻蚀区域上形成第二栅极结构；其中，至少部分屏蔽栅极结构位于所述第一栅极结构和所述第二栅极结构之间；本发明通过提高两极间电容来提高器件输入电容，减缓器件的开关速度，避免器件关断过快导致的电压波动，提高电路的稳定及可靠性。
- 一种屏蔽栅功率器件制备方法以及屏蔽栅功率器件-202310877606.2
- 高学;柴展;罗杰馨 - 上海功成半导体科技有限公司
- 2023-07-17 - 2023-10-10 - H01L21/28
- 本发明提供了一种屏蔽栅功率器件及制备方法，该屏蔽栅功率器件的制备方法，包括：提供半导体层；于所述半导体层内形成沟槽；于所述沟槽内形成屏蔽栅极，其中所述屏蔽栅极的上表面低于所述沟槽的顶面，所述屏蔽栅极接近所述栅极一侧的部分材料被去处以形成至少一个凹槽；于所述沟槽内形成栅极，所述栅极位于所述屏蔽栅极的上方。本发明的屏蔽栅功率器件的制备方法，通过在屏蔽栅极结构上设置至少一个凹槽，减小了栅极和屏蔽栅极间的相对面积，从而减小极板间电容Cgs，输入电容减小，开关速度加快，损耗降低。
- 一种屏蔽栅功率器件制备方法以及屏蔽栅功率器件-202310877317.2
- 高学;柴展;罗杰馨 - 上海功成半导体科技有限公司
- 2023-07-17 - 2023-10-10 - H01L21/28
- 本发明提供一种屏蔽栅功率器件的制备方法以及屏蔽栅功率器件，该方法包括：提供半导体层；于所述半导体层内形成沟槽；于所述沟槽内同时形成屏蔽栅极和栅极，其中所述屏蔽栅极与所述栅极一体成型，所述栅极位于所述屏蔽栅极的上方。本发明的屏蔽栅功率器件的制备方法，通过改变制备工艺流程，可同时形成栅极和屏蔽栅，大大简化工艺流程，并且增加Crss米勒电容，降低开关震荡，抗冲击能力强，适合热插拔应用。
- 一种耐压功率器件及其制造方法-202310879519.0
- 高学;柴展;罗杰馨 - 上海功成半导体科技有限公司
- 2023-07-17 - 2023-10-10 - H01L21/28
- 本发明涉及半导体器件制造领域，特别涉及一种耐压功率器件及其制造方法，方法包括下列步骤：提供半导体层；于所述半导体层上形成沟槽；测量所述沟槽深度；于半导体层上表面及沟槽侧壁上形成场氧化层；于沟槽内形成屏蔽栅极结构；进行热处理制程；刻蚀部分场氧化层，至其上表面的高度低于屏蔽栅极结构的上表面的高度；在屏蔽栅极结构上方生成栅源介质层；至少在半导体层的上表面及裸露的沟槽侧壁上生成栅极氧化层；在栅源介质层上方生成栅极结构。本发明相比于现有技术，能够将扩散分区分界线保持在接近沟槽底部位置，保持电场分布平衡，具有显著的有益效果。
- 宽带隙半导体器件和用于形成宽带隙半导体器件的方法-202310953262.9
- T.艾兴格;G.雷舍尔;M.施塔特米勒 - 英飞凌科技股份有限公司
- 2019-04-04 - 2023-10-10 - H01L21/28
- 提供了一种用于形成宽带隙半导体器件(500)的方法(100)。方法(100)包括：在宽带隙半导体衬底上形成栅极绝缘层(110)，以及使用至少第一反应性气体种类和第二反应性气体种类来对栅极绝缘层进行退火(120)，其中第一反应性气体种类与第二反应性气体种类不同。该方法可以包括在对栅极绝缘层进行退火之后在栅极绝缘层上形成栅电极(130)。
- 一种功率器件及其制造方法-202310879480.2
- 高学;柴展;罗杰馨 - 上海功成半导体科技有限公司
- 2023-07-17 - 2023-10-10 - H01L21/28
- 本发明涉及半导体器件制造领域，特别涉及一种功率器件及其制造方法，包括：提供半导体层；于所述半导体层上形成多个沟槽；提供第一光罩，使用第一光罩对半导体层进行第一次光刻；对非光罩图案区沟槽的底部进行终端离子注入；于半导体层表面及沟槽内壁形成场氧化层；于沟槽内形成屏蔽栅极结构，所述屏蔽栅极结构的顶面与半导体层上表面齐平；刻蚀图案区沟槽内的屏蔽栅结构；在图案区沟槽内的屏蔽栅结构上方形成介质氧化层，部分刻蚀介质氧化层，以在介质氧化层上形成栅氧化层沟槽；在栅氧化层沟槽中形成栅极结构。本发明相比于现有技术，使用一个光罩即可完成对终端区的离子注入和对屏蔽栅区域的限定，节约了光罩成本，具有显著的有益效果。
- 半导体器件的制备方法-202311116859.4
- 杨波 - 合肥晶合集成电路股份有限公司
- 2023-09-01 - 2023-10-03 - H01L21/28
- 本发明提供了一种半导体器件的制备方法，包括：提供衬底，在衬底上依次形成第一多晶硅层、第一氧化层、氮化层、第二多晶硅层、第二氧化层、抗反射涂层及图形化的光刻胶层；执行第一刻蚀工艺，依次刻蚀抗反射涂层及第二氧化层，以在第二氧化层中形成第一开口；执行第二刻蚀工艺，刻蚀第二多晶硅层，以在第二多晶硅层中形成第二开口；执行第三刻蚀工艺，刻蚀氮化层及第一氧化层，以形成贯穿氮化层及第一氧化层的第三开口；以及，执行第四刻蚀工艺，刻蚀第一多晶硅层及衬底，以形成贯穿第一多晶硅层且延伸至衬底中的第四开口。本发明能够减少制备成本，节约制备时间，且更利于图形的转移。
- 一种氮化镓器件欧姆接触制造方法-202211518569.8
- 张金枝;胡旭宏 - 江苏镓宏半导体有限公司
- 2022-11-30 - 2023-10-03 - H01L21/28
- 本发明公开了一种氮化镓器件欧姆接触制造方法，属于半导体器件制造技术领域，包括以下步骤：利用光刻技术定义源漏刻蚀图形区域，在AlGaN势垒层刻蚀深10～15nm，利用酸碱溶液进行清洗，进行表面氧化处理，对氧化处理后的GaN基HEMT外延片定义源漏欧姆接触图形区域；在源漏欧姆接触图形区域从下到上依次沉积Cr/Al/Ti/W多层金属结构作为氮化镓器件源漏欧姆接触；进行金属剥离形成源漏电极，在400～800℃条件下进行合金退火处理，退火时间为30s～10min，形成源漏欧姆接触电极。通过Cr/Al/Ti/W的钛合金接触所需要的退火温度比Ti/Al/Ni/Au的源漏欧姆接触金属低50～100℃，退火温度的降低会使氮化镓器件的表面形貌更加平整均匀，提高器件的可靠性。
- 一种用于沟槽栅IGBT结构的CMP工艺方法-201911296255.6
- 曾琪;罗海辉;罗湘;谭灿健;何逸涛;文高 - 株洲中车时代半导体有限公司
- 2019-12-16 - 2023-10-03 - H01L21/28
- 本发明提供一种用于沟槽栅IGBT结构的CMP工艺方法，包括如下步骤：S10：在硅衬底上生成终端区氧化层。S20：去除有源区的介质层，保留终端区氧化层，露出硅衬底。S30：在有源区进行沟槽光刻并刻蚀，形成沟槽。S40：在有源区生成氧化层，形成栅氧。S50：在器件表面淀积多晶硅并且将所有沟槽填充满。S60：采用CMP对器件表面的多晶硅和终端区氧化层进行研磨直至表面平坦。本发明提供的用于沟槽栅IGBT结构的CMP工艺方法，采用一道CMP工艺即可实现多晶硅和氧化层的研磨，工艺流程更为紧凑，同时也实现了晶圆表面良好的平坦化。
- 一种定向金属电极单元及其制备方法和应用-202310834710.3
- 俞凤至;孙旭东;安德烈·保罗·米哈伊;邹斌;简·泽曼 - 洛玛瑞芯片技术常州有限公司;洛玛瑞科技有限公司
- 2023-07-07 - 2023-09-29 - H01L21/28
- 本发明提供了一种定向金属电极单元及其制备方法和应用，涉及半导体器件技术领域，包括：Si衬底，其上覆盖有非晶态SiO
- 减小空洞的边墙结构及其制造方法-202310848834.7
- 王欢 - 矽力杰半导体技术（杭州）有限公司
- 2023-07-11 - 2023-09-29 - H01L21/28
- 公开了一种减小空洞的边墙形貌的制造方法，所述边墙形成于一位于衬底上的第一结构的两侧边，所述第一结构的两侧包括位于所述衬底上的绝缘层，其特征在于，所述方法包括：采用干法刻蚀工艺刻蚀部分所述绝缘层；以及采用湿法刻蚀工艺刻蚀剩余的所述绝缘层，以暴露所述衬底的上表面，其中，所述干法刻蚀工艺去除的所述绝缘层的厚度大于所述湿法刻蚀工艺去除所述绝缘层的厚度，且在所述湿法刻蚀工艺完成后，所述边墙的形貌基本保持不变。
- 碳化硅器件的制造方法-202210282247.1
- 范让萱;缪进征;王鹏飞 - 苏州东微半导体股份有限公司
- 2022-03-21 - 2023-09-29 - H01L21/28
- 本发明实施例提供的一种碳化硅器件的制造方法，包括：在n型碳化硅层上形成硬掩膜层，通过光刻工艺定义出栅沟槽的位置，然后对硬掩膜层进行刻蚀并以剩余的硬掩膜层为掩膜，通过各向异性刻蚀和各向同性刻蚀相结合的方法在n型碳化硅层内形成栅沟槽；进行垂直的p型离子注入和倾斜的p型离子注入，在n型碳化硅层内形成p+区域，p+区域位于栅沟槽的一侧并从栅沟槽的侧壁位置处延伸至栅沟槽的底部；在栅沟槽的表面形成栅介质层，然后淀积一层导电层并回刻，在栅沟槽的侧壁处形成栅极。本发明使用刻蚀形成栅沟槽的硬掩膜层来实现p+区域的自对准离子注入和栅极的自对准刻蚀，可大幅精简制造工艺，降低制造成本。
- 半导体器件及其制造方法-201911265646.1
- 尹荣广;孙润翼;朴志贤 - 爱思开海力士有限公司
- 2019-12-11 - 2023-09-29 - H01L21/28
- 本申请提供一种半导体器件及其制造方法。一种用于制造半导体器件的方法可以包括：在衬底上方形成栅极电介质材料；在栅极电介质材料上方顺序地形成未掺杂碳的多晶硅层和掺杂碳的多晶硅层；用掺杂剂掺杂所述掺杂碳的多晶硅层；在掺杂有掺杂剂的掺杂碳的多晶硅层上方形成柱状晶体多晶硅层；以及执行退火以使掺杂剂活化。
- 半导体装置的制造方法-201880087913.8
- 工藤智人 - 三菱电机株式会社
- 2018-02-02 - 2023-09-26 - H01L21/28
- 本发明的目的在于，就具有栅极构造的半导体装置而言，不增加工序数就提高表面电极的平坦性。在本发明的半导体装置的制造方法中，在半导体衬底(1)的第1主面(1A)离散地形成多个栅极构造，离散地形成将半导体衬底(1)的多个栅极构造覆盖的多个栅极层间膜(5)，将比栅极层间膜(5)厚的第1表面电极(6)通过溅射而形成于多个栅极层间膜(5)之间的半导体衬底(1)的第1主面(1A)之上以及多个栅极层间膜(5)之上，将因栅极层间膜(5)与半导体衬底(1)的第1主面(1A)之间的台阶而产生的第1表面电极(6)的凹部及凸部中的凸部，通过使用了光刻的干蚀刻而去除，由此使第1表面电极(6)的上表面平坦化。
- 专利分类
H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
