[发明专利]一种微纳半导体器件的打印式构筑方法有效

专利信息
申请号: 202011489384.X 申请日: 2020-12-16
公开(公告)号: CN112599419B 公开(公告)日: 2022-10-11
发明(设计)人: 杨光红;黄晓伟;贾瑜;杜祖亮 申请(专利权)人: 河南大学
主分类号: H01L21/34 分类号: H01L21/34;H01L29/775;H01L29/872;B82Y10/00
代理公司: 北京高沃律师事务所 11569 代理人: 孙玲
地址: 475004*** 国省代码: 河南;41
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摘要: 发明公开了一种微纳半导体器件的打印式构筑方法:(1)在衬底上沉积材料源和栅极金属材料;(2)在材料源表面施加纳米级的强电场,并控制强电场进行移动,强电场附近的材料源在焦点强场效应及小团簇自身属性作用下,会在沿强电场空间运动轨迹上,形成相应的稳定纳米结构;(3)根据需要构筑的微纳半导体器件的形状重复步骤(2),使强电场诱导生长的纳米结构空间接触,形成异质结或同质结;(4)在异质结或同质结上沉积栅极电介质材料;(5)在栅极金属材料表面施加强电场,并控制强电场进行移动,在沿强电场空间运动轨迹上形成与栅极电介质材料接触的栅极电极结构;(6)沉积电极。本发明降低了3D微纳结构器件的构筑成本。
搜索关键词: 一种 半导体器件 打印 构筑 方法
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  • 2022-02-15 - 2023-06-16 - H01L21/34
  • 本发明提供一种沟槽式晶体管及其制造方法。所述沟槽式晶体管的制造方法包括以下步骤。于衬底中形成沟槽。于沟槽的侧壁与底面上形成第一绝缘层。于沟槽中的第一绝缘层上形成第一导电层,其中孔洞或孔隙形成于部分第一导电层中。移除部分第一导电层,以去除孔洞或孔隙。于沟槽中的第一导电层上及位于所述沟槽的侧壁上的所述第一绝缘层上形成保护层。移除保护层与沟槽的侧壁之间的至少部分第一绝缘层。于沟槽的暴露出的侧壁上形成第二绝缘层。移除保护层。于第一导电层上形成第二导电层。移除第二导电层上方的第二绝缘层。于第二导电层上以及沟槽的侧壁上形成第三绝缘层。于第三绝缘层上形成第三导电层。于第三导电层周围的衬底中形成第一掺杂区。
  • 一种实现阈值电压调节的薄膜晶体管及制备方法-202211412472.9
  • 顾正豪;杨雅芬;张卫 - 上海集成电路制造创新中心有限公司
  • 2022-11-11 - 2023-06-06 - H01L21/34
  • 本发明公开了一种实现阈值电压调节的薄膜晶体管及制备方法,制备方法包括:提供衬底,在所述衬底上形成二维材料薄膜层;对所述二维材料薄膜层进行第一种掺杂类型的掺杂;在所述衬底上形成由掺杂后的所述二维材料薄膜层形成的沟道区,以形成薄膜晶体管;其中,在对所述二维材料薄膜层进行掺杂时,通过控制掺杂量,实现对形成后的薄膜晶体管的阈值电压的前置调节。本发明制备工艺简单稳定,有利于针对多种大面积二维材料薄膜层的掺杂,且与CMOS工艺兼容,有利于大规模量产。
  • 一种基于石墨烯电极的二维半导体器件阵列构建工艺-202211629187.2
  • 曹倪;邓云锋;李萍剑;李雪松 - 电子科技大学
  • 2022-12-13 - 2023-06-02 - H01L21/34
  • 发明名称:一种基于石墨烯电极的二维半导体器件阵列构建工艺摘要:本发明公开了一种基于石墨烯(Graphene)电极的二维半导体器件阵列构建工艺,属于微电子工艺和器件应用领域。本发明中,以二维半导体/Graphene垂直异质结的结构作为Graphene电极,异质结中的二维半导体层覆盖在Graphene电极上方,这种设计使得Graphene在图形化刻蚀二维半导体材料时免于反应,因此能够和常规微电子光刻工艺兼容,可以实现器件尺寸、位置和数量的可控,适用于不同电路的需求和进行规划化制备。
  • 一种场效应晶体管的制备方法及场效应晶体管-202310083670.3
  • 彭聪;宋家琪;柴立元;梁彦杰;闵小波;彭兵;王海鹰;柯勇;刘相恒;刘振兴;周元;赖心婷 - 中南大学
  • 2023-02-08 - 2023-05-26 - H01L21/34
  • 本发明提供了一种场效应晶体管的制备方法及场效应晶体管,该方法包括步骤:S1.将层状纳米片转移至衬底材料,形成基底物;其中,层状纳米片的厚度为5nm~1μm,衬底材料包括沿衬底材料的厚度方向层叠设置的栅电极和介电层,层状纳米片位于介电层远离栅电极的一侧;S2.将孔状片体覆盖于基底物之上,在孔状片体上喷镀导电金属,以使层状纳米片上对应孔状片的孔洞位置处形成导电金属层,得场效应晶体管,导电金属层的数量至少为两个;其中,孔状片体中孔洞的外径为205~210μm。本发明操作简单、效果显著,值得推广。
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