[发明专利]集成电路测试模式下的DFT电路构建方法及应用有效
| 申请号： | 202011052513.9 | 申请日： | 2020-09-29 |
| 公开（公告）号： | CN112183005B | 公开（公告）日： | 2022-11-11 |
| 发明（设计）人： | 李天丽;彭书涛;邹和风;贾勤;边少鲜;陈占之;蒋剑锋;栾晓琨;唐涛;王翠娜;孙永丰;邹京;黄薇;金文江;曾朵朵;曹灿 | 申请（专利权）人： | 飞腾信息技术有限公司 |
| 主分类号： | G06F30/333 | 分类号： | G06F30/333;G01R31/28 |
| 代理公司： | 湖南兆弘专利事务所(普通合伙) 43008 | 代理人： | 蒋维特 |
| 地址： | 300452 天津市滨海新*** | 国省代码： | 天津;12 |
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| 摘要： | 本发明公开了一种集成电路测试模式下的DFT电路构建方法及其应用，方法包括：S1.获取集成电路中的功能时钟信息，并按照所述功能时钟之间的逻辑交互关系进行分组，使得被划分为同一时钟分组内的任意两个所述功能时钟之间不存在逻辑交互关系；S2.设置与所述时钟组的数量相等的全局DFT时钟，所述全局DFT时钟与所述时钟分组一一对应，用所述全局DFT时钟接管对应所述时钟分组内的所有功能时钟；S3.对于每个所述时钟分组，将所述时钟分组内的所述功能时钟链接到同一扫描链，完成该时钟分组的扫描链电路构建。具有可改善集成电路测试模式时序，避免大量缓冲器单元插入等优点。 | ||
| 搜索关键词： | 集成电路 测试 模式 dft 电路 构建 方法 应用 | ||
【主权项】：
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