[发明专利]用于形成三维存储器件的沟道孔的方法以及三维存储器件在审

申请号：	202010934330.3	申请日：	2020-09-08
公开（公告）号：	CN112038349A	公开（公告）日：	2020-12-04
发明（设计）人：	刘思敏;许波;郭亚丽;吴智鹏	申请（专利权）人：	长江存储科技有限责任公司
主分类号：	H01L27/11524	分类号：	H01L27/11524;H01L27/11556;H01L27/1157;H01L27/11582
代理公司：	上海专利商标事务所有限公司 31100	代理人：	汪骏飞
地址：	430079 湖北省武***	国省代码：	湖北;42
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摘要：	本公开涉及一种用于形成三维存储器件的沟道孔的方法。该方法包括：提供衬底、位于所述衬底上的堆叠层以及覆盖所述堆叠层的介质层，所述堆叠层包括交替堆叠的多个第一材料层和多个第二材料层；形成贯穿所述介质层和所述堆叠层的虚拟沟道孔，所述虚拟沟道孔到达所述衬底；在所述虚拟沟道孔的侧壁形成阻隔层，所述阻隔层能够用作对所述介质层进行蚀刻时的蚀刻停止层；以及将第三材料层填充至所述虚拟沟道孔中。
搜索关键词：	用于形成三维存储器件沟道方法以及
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申请日： 2022-03-30 - 公布日： 2022-12-30 - 主分类号： H01L27/11524
摘要：一种集成电路包括：源极区域，布置在衬底的上部中；一对分栅结构，分别在源极区域的相对侧上，其中，所述一对分栅结构中的每一个包括浮栅电极层以及设置在浮栅电极层上的控制栅电极层；擦除栅结构，在源极区域上位于所一对分栅结构之间，并包括擦除栅电极层；一对选择栅结构，分别在一对分栅结构的外侧壁上；以及一对栅极间隔物，其中，每个栅极间隔物设置在一对分栅结构中的一个分栅结构与一对选择栅结构中的一个选择栅结构之间，包括第一栅极间隔物和设置在第一栅极间隔物上的第二栅极间隔物，还设置在一对分栅结构中的所述一个分栅结构的外侧壁上，以及所述第二栅极间隔物的最下端位于比浮栅电极层的上表面低的高度处。

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摘要：根据一个实施例，一种半导体存储器装置包含：衬底，其沿第一方向及第二方向扩展；多个导电层，其沿第三方向布置成在其之间隔开一距离，所述导电层包含第一导电层，且各自包含第一部分及沿所述第二方向与所述第一部分一起布置的第二部分，并且包含经设置以便沿所述第三方向不与上部导电层重叠的平台部分；第一绝缘部分，其设置于所述第一部分与所述第二部分之间；及第一绝缘层，其沿所述第二方向与所述第一导电层的所述第一部分布置成在其之间插置有所述第一绝缘部分。

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摘要：提供了半导体装置和包括其的数据存储系统。所述半导体装置包括：衬底；栅电极，所述栅电极彼此间隔开并沿垂直于所述衬底的上表面的方向堆叠；第一水平导电层和第二水平导电层，所述第一水平导电层和所述第二水平导电层依次堆叠在所述衬底与所述栅电极之间；和沟道结构，所述沟道结构穿过所述栅电极并垂直延伸，并且包括与所述第一水平导电层接触的沟道层，其中，所述沟道层在所述栅电极当中的最下面的栅电极的下表面所位于的第一水平高度的下方具有直径减小的区域，并且所述沟道结构还包括金属硅化物区，所述金属硅化物区位于所述第一水平高度下方并且与所述沟道层接触地位于所述沟道结构中。

三维存储器及其制备方法-202211286423.5
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摘要：本申请公开了一种三维存储器及其制备方法，三维存储器包括：堆叠层；源极，穿过所述堆叠层；所述源极包括第一多晶硅层和第二多晶硅层；所述第一多晶硅层和所述第二多晶硅层的P掺杂浓度不同。本申请在ACS形成工艺中，有效地解决了源极内形成缝隙的问题，从而较好地满足后续工艺的要求，极大地提升了结构可靠性。而且，本申请还通过掺杂不同浓度的P的方式来有效地调整晶圆翘曲度，以使得晶圆翘曲度符合相应的工艺规范标准，从而较好地满足后续键合工艺的要求。

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摘要：提供了半导体装置和数据存储系统。半导体装置包括：衬底；第一堆叠结构，所述第一堆叠结构包括位于所述衬底上的第一栅电极；以及第二堆叠结构，所述第二堆叠结构位于所述第一堆叠结构上；其中，所述第一堆叠结构包括第一下阶梯区域、第二下阶梯区域和第三下阶梯区域，所述第二堆叠结构包括第一上阶梯区域、第二上阶梯区域、第三上阶梯区域以及穿透所述第二堆叠结构并且位于所述第一下阶梯区域至所述第三下阶梯区域上的至少一个穿通部分，所述第一下阶梯区域具有与所述第一上阶梯区域的形状相同的形状，所述第二下阶梯区域具有与所述第二上阶梯区域的形状相同的形状，并且所述第三下阶梯区域具有与所述第三上阶梯区域的形状相同的形状。

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摘要：本发明的一实施方式提供一种能够抑制芯片面积的增加的半导体存储装置。根据实施方式，半导体存储装置包含第1存储器单元阵列(11_1)、与第2存储器单元阵列(11_2)。第1存储器单元阵列包含：第1半导体(123)，连接第1存储器单元(MC)及第1选择晶体管(ST1)；第1字线(WL)；第1选择栅极线(SGD)；及第1位线(BL)，连接于第1半导体。第2存储器单元阵列包含：第2半导体(123)，在第1方向延伸，连接第2存储器单元(MC)及第2选择晶体管(ST1)；第2字线(WL)；第2选择栅极线(SGD)；及第2位线(BL)，连接于第2半导体。第1字线与第2字线电连接。第1选择栅极线与第2选择栅极线未电连接。

提升器件可靠性的BEOL的工艺结构和方法-202210973782.1
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申请日： 2022-08-15 - 公布日： 2022-12-16 - 主分类号： H01L27/11524
摘要：本发明公开了一种提升器件可靠性的BEOL的工艺结构，包括：半导体器件的底层结构，底层结构包括底层铜层和底层层间膜，底层铜层镶嵌在所述底层层间膜中。顶层铜扩散阻挡层覆盖在底层结构的顶部表面。顶层铜扩散阻挡层包括依次叠加的CuSiN薄膜、掺氮碳化硅薄膜和氮化硅薄膜；利用CuSiN薄膜和掺氮碳化硅薄膜提升顶层铜扩散阻挡层和底层铜层的黏附能力，从而提高器件的EM性能；利用氮化硅薄膜改善器件的TDDB性能。本发明还公开了一种提升器件可靠性的BEOL的工艺方法。本发明能同时改善器件的EM性能和TDDB性能。

垂直存储器件-202110040292.1
发明人：韩玉辉;夏志良;周文犀 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-28 - 公布日： 2022-12-16 - 主分类号： H01L27/11524
摘要：半导体器件包括堆叠在衬底上的第一层堆叠。第一层堆叠包括通过代替源牺牲层而形成的源连接层。半导体器件包括在第一层堆叠中延伸的沟道结构。沟道结构包括与第一层堆叠中的源连接层接触的沟道层。此外，半导体器件包括在第一层堆叠中形成的屏蔽结构。该屏蔽结构包围没有源连接层的层堆叠。

具有阻挡结构的存储器件及其制备方法-201911147935.1
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申请日： 2019-11-21 - 公布日： 2022-12-16 - 主分类号： H01L27/11524
摘要：本发明提供一种具有阻挡结构的存储器件及其制备方法，该方法包括：提供第一晶圆及第二晶圆，第一晶圆包括第一晶圆键合面，第一晶圆包含存储单元阵列，存储单元阵列包括至少一个沟道柱，第二晶圆包括第二晶圆键合面，第二晶圆包含外围电路；于第一晶圆中和/或第二晶圆中嵌入氢阻挡层，其中，氢阻挡层形成于靠近第一晶圆键合面和/或靠近第二晶圆键合面；通过第一晶圆键合面及第二晶圆键合面键合第一晶圆及第二晶圆；在氢气氛下进行退火。该氢阻挡层可有效阻挡退火时产生的游离氢扩散进入所述第二晶圆内的外围电路结构中，降低对外围电路结构的不良影响，提高外围电路结构的可靠性。

半导体器件和包括该半导体器件的数据存储系统-202210644756.4
发明人：金智源;李相燉;黄盛珉;成锡江 -专利权人：三星电子株式会社
申请日： 2022-06-08 - 公布日： 2022-12-13 - 主分类号： H01L27/11524
摘要：提供了一种半导体器件及包括该半导体器件的数据存储系统。该半导体器件包括：堆叠结构；第一分离图案，穿过堆叠结构；第二分离图案，在第一分离图案之间穿过堆叠结构的至少一部分；以及切割沟道结构，穿过堆叠结构并且具有被第二分离图案部分地切割的端部。切割沟道结构的沟道层具有被第二分离图案切割的环形，从而沟道层的端部彼此间隔开。

半导体存储器装置和制造半导体存储器装置的方法-202210650009.1
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申请日： 2022-06-09 - 公布日： 2022-12-13 - 主分类号： H01L27/11524
摘要：提供了半导体存储器装置和制造半导体存储器装置的方法。所述半导体存储器装置包括：单元单位，包括堆叠结构和穿过堆叠结构的沟道结构，堆叠结构位于基底上，堆叠结构包括至少一个串选择栅极和多个单元栅极；单元分隔结构，在第一方向上使单元单位分离；以及栅极切割结构，在相邻的单元分隔结构之间对单元单位内的区域进行限定。单元单位包括：第一区域，被限定在第一单元分隔结构与第一栅极切割结构之间；以及第二区域，被限定在第一栅极切割结构与第二栅极切割结构之间。所述至少一个串选择栅极在第二区域中由导电材料占据的区域的比率比至少一个单元栅极在第二区域中由导电材料占据的区域的比率大。

半导体器件和包括该半导体器件的数据存储系统-202210596770.1
发明人：白石千;权美览;徐晟准;孙荣晥 -专利权人：三星电子株式会社
申请日： 2022-05-27 - 公布日： 2022-12-06 - 主分类号： H01L27/11524
摘要：提供半导体器件和包括该半导体器件的数据存储系统。半导体器件包括：第一衬底；电路元件；下互连线；第二衬底；栅电极，堆叠在第二衬底上以在第一方向上彼此间隔开并且形成第一堆叠结构和第二堆叠结构；沟道结构，穿透栅电极；以及第一接触插塞和第二接触插塞，分别穿透第一堆叠结构和第二堆叠结构，并且连接到栅电极。第一堆叠结构具有第一焊盘区域，在第一焊盘区域中栅电极分别比上栅电极延伸得更远，并且分别连接到第一接触插塞。第二堆叠结构具有第二焊盘区域，在第二焊盘区域中栅电极分别比上栅电极延伸得更远，并且分别连接到第二接触插塞。第一焊盘区域和第二焊盘区域相对于彼此偏移以便在第一方向上彼此不交叠。

半导体结构、三维存储器及制备方法-202010000511.9
发明人：孙中旺;苏睿;周文犀;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2022-12-02 - 主分类号： H01L27/11524
摘要：本发明提供一种半导体结构、三维存储器及各自的制备方法，半导体结构的制备方法包括：提供半导体衬底，于半导体衬底上形成叠层结构，叠层结构包括沿X方向划分的存储区及连接区，连接区至少包括第一连接分区及第二连接分区，对第一连接分区的叠层结构进行预设层级数的预设刻蚀，再对第一连接分区剩余的叠层结构进行同步刻蚀，对第二连接分区的叠层结构进行同步刻蚀，得到待形成台阶。本法发明采用预设刻蚀(chop)以及同步刻蚀(trim and etch)相结合的工艺，降低了器件制备的工艺难度减少了掩膜版数量，结合X方向及Y方向的刻蚀实现了需要台阶的制备，切断了Y方向上阶梯的连续性，改善了材料的应力和膨胀，提高了器件的稳定性。

半导体存储装置-202221701453.3
发明人：中木宽;石月惠 -专利权人：铠侠股份有限公司
申请日： 2022-07-01 - 公布日： 2022-12-02 - 主分类号： H01L27/11524
摘要：实施方式提供集成性高的半导体存储装置。实施方式的半导体存储装置具有层叠体、多条位线以及多个柱状体。多条位线包括第1位线、第2位线、第3位线以及第4位线。多个柱状体包括第1柱状体、第2柱状体、第3柱状体、第4柱状体、第5柱状体、第6柱状体、第7柱状体以及第8柱状体。第1柱状体与第1位线电连接。第2柱状体与第3位线电连接。第3柱状体与第2位线电连接。第4柱状体与第4位线电连接，第5柱状体与第2位线电连接。第6柱状体与第4位线电连接。第7柱状体与第1位线电连接。第8柱状体与第3位线电连接。

3D存储器件及其制造方法-202010002017.6
发明人：苏睿;孙中旺;王迪;周文犀;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2022-11-29 - 主分类号： H01L27/11524
摘要：本申请公开了一种3D存储器件及其制造方法。该3D存储器件的制造方法包括：在衬底上方形成第一叠层结构；形成穿过第一叠层结构的第一沟道孔；形成覆盖第一沟道孔的内表面的第一替换层；在第一叠层结构上形成第二叠层结构；形成穿过第二叠层结构的第二沟道孔，第二沟道孔与第一沟道孔连通，第一沟道孔的顶端至少有部分在径向上突出于第二沟道孔的底端；形成覆盖第二沟道孔的内表面的第二替换层；以及同步将第一替换层与第二替换层分别转化为第一阻挡氧化层与第二阻挡氧化层，其中，第一阻挡氧化层与第二阻挡氧化层一体成型，从而消除了3D存储器件上下沟道的编程/擦除(PGM/ERS)速度差。

半导体存储装置及半导体存储装置的控制方法-201810994146.0
发明人：东悠介;佐贯朋也 -专利权人：铠侠股份有限公司
申请日： 2018-08-29 - 公布日： 2022-11-25 - 主分类号： H01L27/11524
摘要：本发明涉及一种半导体存储装置及半导体存储装置的控制方法。实施方式的半导体存储装置具备：第1至第4导电层；n型半导体区域；半导体层，贯通第1至第4导电层，设置在n型半导体区域与p型半导体区域之间，且杂质浓度低于n型半导体区域的杂质浓度及p型半导体区域的杂质浓度；第1至第4电荷蓄积区域；电压控制电路，控制施加到第1至第4导电层的电压，而执行第1读出序列、及与第1读出序列不同的第2读出序列；比较电路，对以第1读出序列读出的第1数据与以第2读出序列读出的第2数据进行比较；及判定电路，判定第1数据与第2数据中的哪一个数据为真值；且第1读出序列的断开电压与第2读出序列的断开电压为不同值。

半导体装置和包括半导体装置的电子系统-202210361554.9
发明人：金俊亨;金江旻;严泰敏;李昇珉;黃昌善 -专利权人：三星电子株式会社
申请日： 2022-04-07 - 公布日： 2022-11-22 - 主分类号： H01L27/11524
摘要：提供了半导体装置和包括半导体装置的电子系统。所述半导体装置包括：基底，包括单元阵列区域和接触区域；多个栅电极，沿与基底的上表面垂直的第一方向布置在基底上，所述多个栅电极在单元阵列区域和接触区域中延伸；多个沟道结构，在单元阵列区域中在第一方向上穿透所述多个栅电极；多个虚设沟道结构，在接触区域中在第一方向上穿透所述多个栅电极；多个单元栅极接触件，在接触区域中在第一方向上延伸并且各自电连接到所述多个栅电极中的相应的一个栅电极；以及多个虚设接触件，在所述多个虚设沟道结构上在第一方向上延伸。

一种半导体器件及其制作方法-202211047173.X
发明人：甘程;刘威;陈顺福;陈亮 -专利权人：长江存储科技有限责任公司
申请日： 2019-09-03 - 公布日： 2022-11-22 - 主分类号： H01L27/11524
摘要：本发明提供一种半导体器件及其制作方法，该器件包括第一、第二电压走线及多条虚设走线，其中，第一电压走线作为高压走线，第二电压走线作为低压走线，第一、第二电压走线位于同一直线上，多条虚设走线分布于第一、第二电压走线的两侧，且任意一条与第一、第二电压走线相邻的虚设走线仅与第一、第二电压走线其中之一在第二方向上有相对部分，或与第一、第二电压走线在第二方向上均没有相对部分。本发明通过改进走线的布局，使得紧邻高压、低压走线的虚设走线不同时面对高压、低压走线，从而可以在不增加走线间距的情况下有效提高高压/低压走线与虚设走线之间的线对线击穿电压，不仅可以有效控制芯片面积，且不会影响原本的高压、低压走线。

三维存储器及其制备方法-202010196152.9
发明人：严龙翔;杨川;彭爽爽;刘思敏 -专利权人：长江存储科技有限责任公司
申请日： 2020-03-19 - 公布日： 2022-11-22 - 主分类号： H01L27/11524
摘要：本发明公开了一种三维存储器及其制备方法，三维存储器包括：衬底；位于所述衬底上的堆叠层；以及，穿过所述堆叠层的源极隔槽，所述源极隔槽内通过第一次导体沉积形成有第一导体层，所述第一导体层上通过第二次导体沉积形成有第二导体层。本发明在ACS形成工艺中，有效地解决了源极内形成缝隙的问题，从而较好地满足后续工艺的要求，极大地提升了结构可靠性。而且，本发明还通过掺杂不同浓度的P的方式来有效地调整晶圆翘曲度，以使得晶圆翘曲度符合相应的工艺规范标准，从而较好地满足后续键合工艺的要求。

半导体结构及其制备方法以及组合掩膜版-202211160956.9
发明人：陆聪 -专利权人：长江存储科技有限责任公司
申请日： 2022-09-22 - 公布日： 2022-11-18 - 主分类号： H01L27/11524
摘要：本申请实施例提供一种半导体结构及其制备方法、组合掩膜版以及存储器，其中，所述半导体结构的制备方法包括：提供堆叠结构；在所述堆叠结构上形成掩膜层；所述掩膜层包括硬掩膜层、位于所述硬掩膜层中的第一图案转移层、位于所述硬掩膜层上的第二图案转移材料层以及至少一个连续的第一开口，一部分所述第一开口贯穿所述第二图案转移材料层及部分硬掩膜层暴露出部分所述第一图案转移层，剩余的所述第一开口贯穿所述第二图案转移材料层及硬掩膜层暴露出部分所述堆叠结构；利用所述掩膜层对所述堆叠结构进行蚀刻，形成贯穿所述堆叠结构的第一沟槽，所述第一沟槽包括至少两个间断的子沟槽。

半导体器件的制备方法-201910847366.5
发明人：王启光 -专利权人：长江存储科技有限责任公司
申请日： 2019-09-06 - 公布日： 2022-11-18 - 主分类号： H01L27/11524
摘要：本发明提供一种半导体器件的制备方法，包括：提供基底，所述基底的端部形成有N层台阶，一层所述台阶的水平面与相邻层所述台阶的竖直面相连形成角落；在所述基底的顶表面上形成阻挡层；形成覆盖所述角落的保护层，所述保护层具有覆盖所述竖直面的侧部和沿远离所述竖直面的方向延伸的延伸部，所述延伸部覆盖部分所述水平面；以所述阻挡层和所述保护层为掩膜对所述基底进行刻蚀，以形成新的台阶；去除所述延伸部后，继续沿着所述阻挡层和所述保护层对所述基底进行刻蚀，以再次形成新的台阶。本发明解决了由于曝光和刻蚀的次数刻蚀较多，三维存储器的制备速度较低，制备成本增加的技术问题。

制造三维存储器的方法及三维存储器-202110607409.X
发明人：张坤;刘雅琴;吴林春;周文犀 -专利权人：长江存储科技有限责任公司
申请日： 2021-05-31 - 公布日： 2022-11-18 - 主分类号： H01L27/11524
摘要：本申请提供了一种制造三维存储器的方法及三维存储器。该方法包括：形成衬底结构；在所述衬底结构上形成堆叠结构，其中，所述堆叠结构包括交替堆叠的第一绝缘层和牺牲层；形成贯穿所述堆叠结构并延伸至所述衬底结构的栅极间隙；以及经由所述栅极间隙对所述堆叠结构进行氧化处理，以改变所述堆叠结构的应力。

半导体器件及包括其的数据存储系统-202210481937.X
发明人：郑圣勋 -专利权人：三星电子株式会社
申请日： 2022-05-05 - 公布日： 2022-11-11 - 主分类号： H01L27/11524
摘要：提供了半导体器件及包括其的数据存储系统。半导体器件可以包括：栅极堆叠，包括与绝缘层交替堆叠的电极层和位于所述电极层和所述绝缘层中的沟道结构；位于所述栅极堆叠上的单元区域绝缘层和上支撑层；以及位于所述栅极堆叠和所述单元区域绝缘层中的分隔区域。分隔区域可以包括位于所述上支撑层中的第一分隔区域和位于所述上支撑层下方的第二分隔区域。第一分隔区域可以包括位于所述上支撑层中的第一区域、位于所述单元区域绝缘层中的第二区域和位于所述电极层中的第三区域。第一分隔区域还可以包括第一弯曲部分和第二弯曲部分，所述第一弯曲部分位于所述第二区域中，所述第二弯曲部分可以高于所述第一弯曲部分和所述沟道结构的最上表面。

半导体装置及其制造方法-201811343392.6
发明人：林翊娟;庄强名;吴尚彦 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-11-13 - 公布日： 2022-11-11 - 主分类号： H01L27/11524
摘要：一种制造半导体装置的方法，包括以下步骤。衬底具有虚设区域及存储器单元区域。在存储器单元区域的衬底上方形成多个第一堆叠结构。在虚设区域中的衬底上方形成至少一个第二堆叠结构。在衬底上方形成导电层，以覆盖第一堆叠结构及至少一个第二堆叠结构。对导电层执行平坦化工艺，以暴露第一堆叠结构及至少一个第二堆叠结构的顶表面。图案化导电层，以在相邻的两个第一堆叠结构之间形成擦除栅极，以及在相邻的两个第一堆叠结构外部形成第一选择栅极及第二选择栅极。

半导体装置及其形成方法-202110843135.4
发明人：廖廷丰;翁茂元;刘光文 -专利权人：旺宏电子股份有限公司
申请日： 2021-07-26 - 公布日： 2022-11-08 - 主分类号： H01L27/11524
摘要：本公开提供一种半导体装置及其形成方法，该半导体装置包含三维存储器阵列与配置以将三维存储器阵列分为多个部分的多条共同源极线。多个部分中的每一部分是介于两条相邻的共同源极线之间且包含多个导电层和多个垂直通道，多个绝缘层使多个导电层彼此分离，多个垂直通道配置为正交地通过多个导电层与绝缘层，多个垂直通道中的每一垂直通道包含存储器串列。一或多个部分中的每一部分的顶部包含配置以将该部分分为多个独立单元的至少两个串列选择线切口，且通过多条串列选择线中的对应串列选择线可选择每一独立单元。

减少NAND型闪存的栅极之间漏电的制造方法-202210889589.X
发明人：谭国志 -专利权人：上海华力集成电路制造有限公司
申请日： 2022-07-27 - 公布日： 2022-11-08 - 主分类号： H01L27/11524
摘要：本发明公开了一种减少NAND型闪存的字线之间漏电的制造方法，包括：步骤一、提供完成了栅极结构制作的半导体衬底。步骤二、将晶圆装入到第一种类型FOUP中完成：步骤21、沉积镍铂合金。步骤22、进行第一次硅化退火工艺。步骤23、去除剩余镍铂合金。步骤三、将晶圆装入到第二种类型FOUP中完成：采用PECVD工艺生长第二介质层实现对第一沟槽封口并形成空气间隙。步骤四、将晶圆装入到第一种类型FOUP中完成：步骤41、进行第二次硅化退火工艺。步骤42、进行用于更换FOUP的第一次湿法清洗工艺。步骤五、将晶圆装入到第二种类型FOUP中并完成：对第二介质层进行第三次退火。本发明能防止存储单元的多晶硅控制栅连接形成的字线产生倾斜，从而能减少字线之间的漏电。

三维半导体器件以及包括三维半导体器件的电子系统-202210308790.4
发明人：卢英智;朴正桓;郑光泳;柳孝俊;韩智勋 -专利权人：三星电子株式会社
申请日： 2022-03-25 - 公布日： 2022-11-08 - 主分类号： H01L27/11524
摘要：提供了三维半导体存储器件以及包括该三维半导体存储器件的电子系统。该器件包括：衬底；多个堆叠结构，各自包括交替地且重复地堆叠在衬底上的多个层间介电层和多个栅电极；多个竖直沟道结构，贯穿多个堆叠结构；以及分离结构，沿第一方向在多个堆叠结构之间延伸。分离结构包括：多个第一部分，各自具有沿第三方向延伸的柱形形状；以及多个第二部分，在多个层间介电层之间从多个第一部分的侧壁延伸，并在第一方向上将多个第一部分中的第一部分彼此连接。分离结构在与第一方向相交的第二方向上与竖直沟道结构间隔开。第三方向大体垂直于由第一方向和第二方向形成的平面。

包含阶梯结构的电子装置和相关存储器装置、系统及方法-202210480601.1
发明人： J·K·琼斯拉曼;陈洁薇 -专利权人：美光科技公司
申请日： 2022-05-05 - 公布日： 2022-11-08 - 主分类号： H01L27/11524
摘要：本申请涉及包含阶梯式结构的电子装置和相关存储器装置、系统及方法。所述电子装置包括：堆叠结构，其包括交替的导电结构和绝缘结构的层；阶梯结构，其在所述堆叠结构内且包含由所述层的边缘限定的梯级；接触件，其在所述阶梯结构的所述梯级上；支撑柱，其竖直延伸穿过所述堆叠结构；以及支撑结构，其在第一水平方向上横向邻近于所述接触件且竖直延伸穿过所述堆叠结构。所述支撑柱所展现的横向尺寸相对大于所述接触件和所述支撑结构的横向尺寸。

非易失存储结构及存储器件-202210957101.2
发明人：陈精纬 -专利权人：中宇天智集成电路（上海）有限公司
申请日： 2022-08-10 - 公布日： 2022-11-04 - 主分类号： H01L27/11524
摘要：本发明提供一种非易失存储结构及存储器件，包括：衬底、深N阱、P阱、第一～第五有源区、浮栅结构及金属布线层；浮栅结构与第一、第二有源区相交构成擦除选择管，第一、第二金属线从第一有源区引出擦除选择管的漏极和源极，第三金属线从第二有源区引出控制栅；浮栅结构与第三有源区相交构成电容；浮栅结构与第四、第五有源区相交构成编程选择管，第四、第五金属线从第五有源区引出编程选择管的漏极和源极，第六金属线从第四有源区引出控制栅；且编程选择管的漏极连接第三有源区。本发明采用水平设置的单层多晶硅结构，兼容标准逻辑制程工艺，制造成本低、结构简单；擦除和编程时的选择管分开设置，不互相干扰，提升编程擦除效率。

存储器件及其制造方法-202210962482.3
发明人：张中;张坤;周文犀;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2020-10-09 - 公布日： 2022-11-04 - 主分类号： H01L27/11524
摘要：一种存储器件包括：衬底；以及堆叠结构，其包括交替地布置的第一电介质层和电极层。在第一横向方向上，所述存储器件包括中间区和阵列区。在第二横向方向上，所述堆叠结构包括各自包括壁结构区的第一块存储区和第二块存储区。在所述中间区中，所述第一块存储区和所述第二块存储区的壁结构区被阶梯结构隔开。所述存储器件进一步包括：束结构，其位于所述中间区中，并且包括各自沿所述第二横向方向延伸并且连接所述第一块存储区和所述第二块存储区的所述壁结构区的至少多个分立的第一束结构；以及多个第二电介质层，其位于所述束结构中。在所述第一束结构中，所述第二电介质层是与所述第一电介质层交替的。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]用于形成三维存储器件的沟道孔的方法以及三维存储器件在审

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