[发明专利]一种存储器及其制造方法在审

申请号：	202010386254.7	申请日：	2020-05-09
公开（公告）号：	CN111524896A	公开（公告）日：	2020-08-11
发明（设计）人：	崔延光	申请（专利权）人：	济南南知信息科技有限公司
主分类号：	H01L27/11565	分类号：	H01L27/11565;H01L27/1157;H01L27/11582
代理公司：	北京华际知识产权代理有限公司 11676	代理人：	叶宇
地址：	250000 山东省济南市历***	国省代码：	山东;37
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摘要：	本发明提供了一种存储器及其制造方法，其具有第一半导体层和环形半导体层组成的有源区部分，并且利用存储栅结构和控制栅结构对所述有源区进行导通传输；在制造方法上，分别制造第一半导体层和环形半导体层，然后在环形半导体层中形成存储栅结构，在所述环形半导体层外形成控制栅结构，方法极为简单，且能够实现较大的存储密度。
搜索关键词：	一种存储器及其制造方法
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摘要：本公开实施例提供一种存储器及其制造方法、存储器系统，所述存储器包括：堆叠设置的外围电路和存储阵列；第一配线层，位于所述外围电路靠近所述存储阵列的一侧，包括多条第一总线；第二配线层，位于所述存储阵列远离所述外围电路的一侧，包括多条第二总线；至少一个衬垫，位于所述存储阵列远离所述外围电路的一侧，与所述多条第二总线电连接；多个导电插塞，贯穿所述存储阵列，用于将所述第一总线和所述第二总线电连接。

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摘要：一种半导体存储器件可以包括：衬底；位于所述衬底上的多个下电极；和支撑结构。所述多个下电极可以沿垂直于所述衬底的顶表面的第一方向延伸。所述支撑结构可以具有平板形状。所述支撑结构可以接触所述多个下电极的侧表面，并且可以支撑所述多个下电极。所述支撑结构可以包括第一部分和第二部分。所述第一部分可以包括以第一节距重复的多个第一开口。所述第二部分可以包括以不同于所述第一节距的第二节距重复的多个第二开口。

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摘要：本发明公开了一种半导体器件，包括：衬底，包括单元阵列区和连接区；电极结构，在衬底上沿第一方向延伸并包括竖直堆叠的电极，该电极具有阶梯状布置在连接区上的焊盘部分；第一接触插塞，连接到焊盘部分中的第一焊盘部分；一对第一竖直结构，贯穿焊盘部分中的第一焊盘部分，并且在第一方向上彼此间隔第一距离；第二接触插塞，连接到焊盘部分中的第二焊盘部分，并且具有大于第一接触插塞的竖直长度的竖直长度；以及一对第二竖直结构，贯穿焊盘部分中的第二焊盘部分，并且在第一方向上彼此间隔第二距离，第二距离大于第一距离。

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摘要：提供了一种三维半导体存储器装置和电子系统。所述三维半导体存储器装置可以包括：第一衬底，其包括单元阵列区域和单元阵列接触区域；外围电路结构，其位于第一衬底上；以及单元阵列结构。单元阵列结构可以包括：堆叠件，其位于外围电路结构上；位于单元阵列区域上并且穿透堆叠件的第一竖直沟道结构和第二竖直沟道结构；以及第二衬底，其连接到第一竖直沟道结构和第二竖直沟道结构。堆叠件可以位于外围电路结构与第二衬底之间。第二衬底可以包括第一部分和第二部分。第一部分可以接触第一竖直沟道结构，并且可以掺杂第一导电类型。第二部分可以接触第二竖直沟道结构，并且可以掺杂与第一导电类型不同的第二导电类型。

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摘要：实施方式提供能够实现高集成化的半导体存储装置及其制造方法。实施方式的半导体存储装置具备：半导体层；多个导电层，分别分开地设置于半导体层的上方，在第1方向上延伸；以及第1存储柱，第1存储柱具有：第1绝缘膜，贯穿多个导电层而设置，在包含第1方向和与第1方向交叉的第2方向的面内具有椭圆形状、长圆形形状或圆角长方形形状；和多个第1沟道，在第1绝缘膜的内部，分别贯穿多个导电层而设置，在第1绝缘膜的第1长轴的方向上相对，在面内分别具有中央附近的厚度最厚且厚度朝向两端变薄的形状。

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摘要：本公开涉及半导体装置的制造方法，该方法包括：准备高低差构造体，该高低差构造体配置于半导体基板，包括第1区域及自半导体基板起的高度比第1区域低的第2区域；和通过向第1区域及第2区域照射离子束来对高低差构造体进行蚀刻，向第1区域照射的离子束的照射量比向第2区域照射的离子束的照射量大。

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申请日： 2020-01-02 - 公布日： 2022-09-27 - 主分类号： H01L27/11565
摘要：本发明提供一种NAND存储器及其制备方法，该NAND存储器包括：衬底；形成于衬底上方的堆栈，该堆栈包括，在垂直于衬底的纵向上，交错间隔设置的多个横向延伸栅极层和层间绝缘层；竖直延伸穿过堆栈的多个存储串；竖直延伸穿过堆栈的阵列共源极，该竖直延伸的阵列共源极在第一横向上具有特定宽度，并在第二横向上具有特定长度，而分隔多个存储串；覆盖堆栈的绝缘层；多个纵向穿过该绝缘层而连接存储串的第一触点；至少一个纵向穿过该绝缘层而与阵列共源极的上表面接触连接的第二触点，该第二触点的横截面为闭合曲线。通过减小第一触点与第二触点形状和尺寸差异，使两种触点的形成过程易于调整和控制，降低操作难度。

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摘要：发明构思提供了半导体器件和包括其的电子系统。该半导体器件可以包括第一单元块和第二单元块，第一单元块包括第一电极结构和穿透第一电极结构的第一沟道，第一电极结构包括堆叠在基板上的第一电极，第二单元块包括第二电极结构和穿透第二电极结构的第二沟道，第二电极结构包括堆叠在基板上的第二电极。第一和第二电极结构可以在第一方向上延伸。第一电极结构可以在第二方向上具有第一宽度，第二电极结构可以具有大于第一宽度的第二宽度。第一电极结构的侧表面和与其相邻的第一沟道可以彼此间隔开第一距离，并且第二电极结构的侧表面和与其相邻的第二沟道可以彼此间隔开不同于第一距离的第二距离。

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申请日： 2022-03-09 - 公布日： 2022-09-20 - 主分类号： H01L27/11565
摘要：提供了半导体装置和包括该半导体装置的数据存储系统。半导体装置可以包括彼此平行的第一分离结构和第二分离结构、在第一分离结构与第二分离结构之间的块以及块上的位线。块包括串，位线包括电连接到第一串和第二串的第一位线，串中的每个包括串联连接的下选择晶体管、存储器单元晶体管和上选择晶体管，串中的每个中的上选择晶体管包括第一上选择晶体管和在第一上选择晶体管下方的第二上选择晶体管。第一串和第二串的第一上选择晶体管可以共享单个第一上选择栅电极。第一串和第二串的下选择晶体管的栅电极可以包括彼此共面的表面。

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申请日： 2021-07-16 - 公布日： 2022-09-09 - 主分类号： H01L27/11565
摘要：本发明的实施方式提供一种能够较好地制造的半导体存储装置。本发明的实施方式的半导体存储装置具备具有排列于第1方向的第1区域及第2区域的衬底。第1区域具备：多个第1字线层，积层于第2方向；第1半导体层，沿第2方向延伸并具有与多个第1字线层对向的外周面；及第1电荷蓄积膜，设置于多个第1字线层与第1半导体层之间。第2区域具备：多个第1字线层的一部分，积层于第2方向；多个第1绝缘层，在第3方向上与多个第1字线层分开并积层于第2方向；第1接点，沿第2方向延伸并具有与多个第1绝缘层对向的外周面；第2半导体层，设置于多个第1字线层及多个第1绝缘层之间并沿第1方向及第2方向延伸；及第2电荷蓄积膜，设置于多个第1绝缘层与第2半导体层之间。

半导体存储器装置-202111002882.1
发明人：久保田吉博;岩崎太一 -专利权人：铠侠股份有限公司
申请日： 2021-08-30 - 公布日： 2022-09-09 - 主分类号： H01L27/11565
摘要：根据一实施例，一种半导体存储器装置包含衬底、源极线、多个字线、柱及第一触点部分。所述字线沿第一方向彼此间隔开。所述柱的底部部分到达所述源极线。所述第一触点部分设置于所述衬底上。所述第一触点部分连接于所述源极线与所述衬底之间。所述第一触点部分的内部或其中包含于所述源极线中的导电层与所述第一触点部分接触的部分包含充当二极管的部分。充当所述二极管的所述部分沿从所述源极线朝向所述衬底的反向方向被电连接。

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申请日： 2021-10-15 - 公布日： 2022-09-09 - 主分类号： H01L27/11565
摘要：本技术涉及一种存储器装置及其制造方法。根据本公开的实施方式的存储器装置包括：主芯片区域、与主芯片区域相邻设置的芯片保护区域、形成在芯片保护区域中的多个芯片保护图案以及形成在所述多个芯片保护图案之间的空间中的缓冲狭缝。

半导体存储装置及其制造方法-202110849501.7
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申请日： 2021-07-27 - 公布日： 2022-09-06 - 主分类号： H01L27/11565
摘要：实施方式提供一种能使半导体存储装置小型化的半导体存储装置及其制造方法，所述半导体存储装置包含将接点与阶梯形状的阶面连接的构造。实施方式的半导体存储装置具有阶梯部、柱状体及接点。阶梯部设置在多个导电层与多个绝缘层交替地逐层积层而成的积层体的第1区域，且包含阶梯，所述阶梯具有导电层作为阶面且在与积层体的积层方向交叉的第1方向上排列成n列(n为3以上的整数)。柱状体设置在积层体的第2区域，在积层方向上贯通，在与多个导电层对向的位置构成多个存储单元。接点与阶面连接。另外，阶梯部包含的阶梯分别在与积层方向及第1方向交叉的第2方向上，在具有多个导电层中的p个(n＝p)导电层的各第1阶升阶。阶梯各自具有的阶面中，在第1方向上排列的阶面的高度互不相同，在第1方向上，在具有多个导电层中的1个导电层的各第2阶升阶。

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申请日： 2022-03-29 - 公布日： 2022-08-30 - 主分类号： H01L27/11565
摘要：本申请提供了三维存储器及其制备方法、存储系统。存储器包括：位于衬底一侧的叠层结构包括形成阶梯台阶的多个堆叠层，每个堆叠层包括绝缘层和栅极层。栅线间隙结构穿透叠层结构、并在平行于衬底且垂直于栅极层的延伸方向的第一方向延伸。顶部切口结构沿平行于衬底且垂直于第一方向的第二方向延伸、并与栅线间隙结构交叉；沿垂直于衬底的第三方向，至少穿透多个堆叠层中距离衬底最远的第一堆叠层，和/或延伸至覆盖在阶梯台阶上的台阶覆盖层。本申请提供的存储器通过设置与栅线间隙结构交叉的顶部切口结构，可增强三维架构中各存储块之间、各指存储区之间的连接和固定。基于该架构的存储器，在去除栅极牺牲层形成栅极的制程中具有更高的稳定性。

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发明人：正木满教;加藤久词;野岛和弘;宫崎涉一;四元聡;志贺佳菜子;广津佑;松浦修武 -专利权人：铠侠股份有限公司
申请日： 2021-08-20 - 公布日： 2022-08-30 - 主分类号： H01L27/11565
摘要：一实施方式的半导体存储装置具备：衬底，包含各自沿第1方向延伸、且沿第2方向排列的第1及第2区块区域(BLK)；第1及第2部件(SLT)，各自在第1及第2区块区域(BLK)的边界区域沿第1方向延伸，且沿第1方向排列；支撑柱(HRa)，在边界区域中配置在第1及第2部件(SLT)间；第1及第2导电体层(WL)，沿第3方向排列且相互分离设置，被第1及第2部件(SLT)、以及支撑柱(HRa)断开；及存储柱(MP)，与第1及第2导电体层(WL)交叉的部分分别作为第1及第2存储单元(MT)发挥功能。支撑柱(HRa)具有如下形状，该形状是下部柱(LMP)的侧面的延长与上部柱(UMP)的侧面的延长在包含第2方向及第3方向的面内错开。

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发明人：申重植 -专利权人：三星电子株式会社
申请日： 2022-01-06 - 公布日： 2022-07-29 - 主分类号： H01L27/11565
摘要：提供了一种包括分离图案的半导体器件以及电子系统。该半导体器件包括：水平布线层；堆叠结构，包括交替地堆叠在水平布线层上的多个模层和多个布线层；延伸穿过堆叠结构的多个沟道结构；以及延伸穿过堆叠结构的多个分离图案，其中所述多个分离图案中的每个包括多个第一部分和与所述多个第一部分相邻的多个第二部分，其中所述多个第一部分中的每个具有比所述多个第二部分中的每个小的宽度。

3D存储器件及其制造方法-202110402549.3
发明人：刘藩东;华文宇;何佳;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2018-11-27 - 公布日： 2022-07-29 - 主分类号： H01L27/11565
摘要：本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道柱，多个沟道柱贯穿栅叠层结构；多个隔离结构，多个隔离结构贯穿栅叠层结构；以及多个导电通道，多个导电通道贯穿栅叠层结构，其中，每个沟道柱至少与一个导电通道相邻设置，每个导电通道用于通过半导体衬底中的共源区向其周围的沟道柱提供电信号，部分导电通道采用隔离结构彼此隔开，隔离结构的宽度不大于导电通道的直径。该3D存储器件在有利于每个沟道柱获得统一的电压的同时还可以提高集成密度。

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发明人：徐伟;夏季;周文斌 -专利权人：长江存储科技有限责任公司
申请日： 2020-07-03 - 公布日： 2022-07-19 - 主分类号： H01L27/11565
摘要：一种3D NAND存储器及其形成方法包括：提供半导体衬底，所述半导体衬底上形成有控制栅和隔离层交替层叠的堆叠结构；形成沿垂直于所述半导体衬底的方向贯穿所述堆叠结构的阵列共源极，所述阵列共源极被第一隔断结构隔开成至少两个子阵列共源极，所述第一隔断结构位于部分所述堆叠结构中；在所述第一隔断结构及所述阵列共源极上形成金属层，所述金属层至少接触相邻的两个所述子阵列共源极，从而使至少两个所述子阵列共源极电连接。本发明的工艺难度较小，不会存在刻蚀的负载，并且一整段连续的金属层使得阵列共源极中的横向电流方向被优化。

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摘要：实施方式提供一种能够从电阻元件获得所需输出电压的高可靠性的半导体装置。本实施方式的半导体装置具备第1导电型半导体衬底。第2导电型的第1杂质扩散层设置于半导体衬底的表面区域。电阻元件包含第1导电型的第2杂质扩散层，该第1导电型的第2杂质扩散层在半导体衬底的表面区域内设置于第1杂质扩散层的内侧。晶体管中，栅极连接于电阻元件的输入部，源极连接于第1杂质扩散层，漏极连接于电压高于输入部的电压源。电流源与源极连接。

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申请日： 2020-07-03 - 公布日： 2022-06-28 - 主分类号： H01L27/11565
摘要：本发明属于存储设备技术领域，具体涉及一种三维存储器及三维存储器制作方法。本发明旨在解决相关技术中公共源极与各导电层之间容易发生漏电的问题。本发明的三维存储器中，在堆叠结构和基底之间设置连接层和导通层，连接层与导通层接合，半导体结构依次通过连接层和导通层与外部设备连接，栅极缝内填充有绝缘体；与在栅极缝内设置用于连接半导体结构的公共源极相比，无需设置公共源极，避免导电层与公共源极之间发生漏电，提高了三维存储器的性能。

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摘要：公开了三维(3D)存储器件的互连结构和形成互连结构的方法的实施例。在示例中，3D NAND存储器件包括半导体衬底、设置于半导体衬底上的交替堆叠层、以及在衬底的隔离区域上的垂直延伸通过交替堆叠层的电介质结构。此外，交替堆叠层邻接电介质结构的侧壁表面，并且电介质结构由电介质材料形成。3D存储器件额外包括垂直延伸通过电介质结构和隔离区域的一个或多个贯穿阵列触点，以及垂直延伸通过交替堆叠层的一个或多个沟道结构。

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摘要：本发明提供了一种三维存储器及其制造方法；其中，方法包括：提供基底结构；所述基底结构至少包括：第一子堆叠结构；多排穿过所述第一子堆叠结构的第一子沟道孔；在多排第一子沟道孔中的第M排第一子沟道孔上形成第一停止层；所述M为正整数；在所述第一子堆叠结构上形成第二子堆叠结构；在所述第二子堆叠结构中形成多排第二子沟道孔；其中，所述多排第二子沟道孔中的第M排第二子沟道孔延伸至所述第一停止层中；所述多排第二子沟道孔中的除第M排之外的其它第二子沟道孔均延伸至对应的第一子沟道孔中；在所述第M排第二子沟道孔所在的位置处，形成有分割顶部选择栅极(TSG)的沟槽。

三维存储器结构及其制备方法-202011203181.X
发明人：张坤;孔翠翠;张中;周文犀;吴林春 -专利权人：长江存储科技有限责任公司
申请日： 2020-11-02 - 公布日： 2022-05-17 - 主分类号： H01L27/11565
摘要：本发明提供一种三维存储器结构及其制备方法，制备包括：在半导体衬底上形成叠层结构，叠层结构包括核心区域及台阶区域，刻蚀台阶区域以形成N个子台阶区，且各所述子台阶区环绕一台阶中心布置，N个子台阶区形成M级数台阶，N和M均为大于等于3的整数，另外，台阶区域中还形成有桥接区。本发明的三维存储器结构及其制备方法，可以将台阶区域做成至少三个分区的台阶，且台阶可以做成圆形台阶，在每一圈台阶上对应不同的分区，利用台阶的设计在不同的分区做台阶接触孔；通过绕台阶中心环绕布置的子台阶区，有利于应力分散；另外，还可以在台阶刻蚀中有效形成桥结区实现台阶区域与核心区域的电连接。

半导体器件及其制备方法-202011564642.6
发明人：郭亚丽;徐伟;许波;刘思敏 -专利权人：长江存储科技有限责任公司
申请日： 2020-12-25 - 公布日： 2022-05-10 - 主分类号： H01L27/11565
摘要：本发明提供了一种半导体器件，包括：衬底，设置于衬底上方且由绝缘层和栅极层交替层叠而成的堆叠层，且包括第一堆叠层以及第二堆叠层，第二堆叠层设置于第一堆叠层上方，贯穿第一堆叠层的至少一个隔离结构，以及贯穿第二堆叠层以及隔离结构的过渡沟道柱结构，且同一过渡沟道柱结构中的过渡沟道柱分别贯穿第二堆叠层以及同一隔离结构，本发明提供的半导体器件，通过在过渡沟道柱的外侧设置隔离结构以对过渡沟道柱进行保护，有效地防止了由于过渡沟道柱的半径过大，导致在进行深孔的蚀刻时，过渡沟道柱的功能侧壁以及半导体器件的字线受到损坏，从而出现漏电情况，对半导体器件的性能造成影响的问题出现。

半导体器件和包括该半导体器件的海量数据存储系统-202111083772.2
发明人：黄盛珉;金智源;安在昊;任峻成;成锡江 -专利权人：三星电子株式会社
申请日： 2021-09-15 - 公布日： 2022-05-06 - 主分类号： H01L27/11565
摘要：一种半导体器件，包括：下电路图案，位于下基板上；下接合图案，位于下电路图案上，所述下接合图案包括导电材料并电连接到下电路图案；上接合图案，位于下接合图案上并接触下接合图案，并且包括导电材料；无源器件，位于上接合图案上，并且包括导电材料且接触上接合图案中的一个；栅电极结构，位于无源器件上，包括在第一方向上彼此间隔开的栅电极，每个栅电极在第二方向上延伸，并且栅电极在第二方向上的延伸长度以阶梯方式从最下层级向最上层级增加；通道，延伸穿过栅电极结构的至少一部分；以及上基板，位于通道上。

具有挡板结构的半导体器件-202110663661.2
发明人：高木世济 -专利权人：三星电子株式会社
申请日： 2021-06-15 - 公布日： 2022-05-06 - 主分类号： H01L27/11565
摘要：一种半导体器件包括：衬底上的存储器堆叠，所述存储器堆叠包括栅电极、绝缘层和模制层，所述模制层在贯通电极区域中被设置在与所述栅电极相同的水平高度处；沟道结构，在单元阵列区域中竖直地延伸穿过所述栅电极；以及挡板结构，在顶视图中被设置在隔离绝缘层之间并且围绕所述贯通电极区域。所述挡板结构包括具有挡板形状的挡板绝缘层、所述挡板绝缘层内部的内部绝缘层、以及所述挡板绝缘层外部的外部绝缘层。所述内部绝缘层包括在水平方向上突出的第一突出部，并且所述外部绝缘层包括在所述水平方向上突出的第二突出部。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]一种存储器及其制造方法在审

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