[发明专利]一种easy-master微码模块及其配置方法有效
| 申请号： | 202010229829.4 | 申请日： | 2020-03-27 |
| 公开（公告）号： | CN111506531B | 公开（公告）日： | 2023-06-02 |
| 发明（设计）人： | 伍骏;卢磊;刘少庆 | 申请（专利权）人： | 上海赛昉科技有限公司 |
| 主分类号： | G06F13/26 | 分类号： | G06F13/26 |
| 代理公司： | 上海创开专利代理事务所(普通合伙) 31374 | 代理人： | 吴海燕 |
| 地址： | 200120 上海市浦东新区中国（上海）自由贸易试*** | 国省代码： | 上海;31 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开了一种easy‑master微码模块及其配置方法，该easy‑master微码模块面向低功耗应用，涉及计算机微电子芯片技术领域。本发明easy‑master微码模块包括事件触发电路、指令存储电路、指令译码与执行电路、指令控制总线电路；事件触发电路用于对外部事件event进行处理；指令存储电路包括两块片内sram存储指令,cpu通过总线事先对其中一块sram填充；当CPU或DMA不工作时，通过指令对另一块sram进行填充。本发明在CPU或DMA在不工作的情况下，easy‑master可以代替CPU或DMA，操作总线，完成对所有地址空间的操作；争取最大程度的降低功耗。 | ||
| 搜索关键词： | 一种 easy master 微码 模块 及其 配置 方法 | ||
【主权项】：
暂无信息
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于上海赛昉科技有限公司，未经上海赛昉科技有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/202010229829.4/，转载请声明来源钻瓜专利网。
- 上一篇：超高峰值功率飞秒激光级联混合压缩系统
- 下一篇：网络安全系统
- 同类专利
- 中断处理方法、装置、服务器、电子设备及存储介质-202310208627.5
- 王录祥;王晓;芦飞 - 苏州浪潮智能科技有限公司
- 2023-03-07 - 2023-07-14 - G06F13/26
- 本发明提供一种中断处理方法、装置、服务器、电子设备及存储介质，涉及服务器技术领域，该中断处理方法包括接收外接设备发送的串行中断请求，基于预设控制逻辑将串行中断请求发送至南桥芯片；其中，预设控制逻辑用于控制南桥芯片接收到的串行中断请求的中断号不冲突，由此通过复杂可编程逻辑器件的预设控制逻辑来实现串行中断请求不冲突。
- 用于动态地调整在计算设备和存储设备之间传输I/O请求的方式的技术-201910290603.2
- B·R·亚达维;M·K·拉达克里希南 - 苹果公司
- 2019-04-11 - 2023-06-16 - G06F13/26
- 本发明题为“用于动态地调整在计算设备和存储设备之间传输I/O请求的方式的技术”。公开了一种用于管理在计算设备和存储设备之间传输的I/O请求的技术。根据一些实施方案，该技术可由该计算设备实现，并且包括向被配置为存储多个I/O请求的提交队列提供至少一个I/O请求。结合提供该至少一个I/O请求，该计算设备可识别满足与该提交队列—和/或完成队列—相关联的至少一个条件，其中可实现效率增益。继而，该计算设备可(1)更新该存储设备的操作模式，以使该存储设备在该存储设备完成I/O请求时停止向该计算设备发出中断，以及(2)更新所述计算设备的操作模式，使所述计算设备周期性地检查所述完成队列中已完成的I/O请求。
- 一种异构双核处理器访问eFPGA的控制电路-201711210739.5
- 田泽;王世中;王宣明;郭蒙;曹朋朋;杜斐 - 中国航空工业集团公司西安航空计算技术研究所
- 2017-11-27 - 2023-06-09 - G06F13/26
- 本发明属于SoPC芯片技术领域，涉及一种异构双核处理器访问eFPGA的控制电路。所述的异构双核处理器包括控制处理器和运算处理器，其特征为：所述的电路包括共享接口仲裁模块，当两个处理器同时访问eFPGA时，共享接口仲裁模块优先选择其中一个处理器进行访问。提供一种能够解决片上总线不同时钟域接口竞争访问eFPGA的问题，同时实现异构双核处理器访问eFPGA性能优的控制电路。
- 一种easy-master微码模块及其配置方法-202010229829.4
- 伍骏;卢磊;刘少庆 - 上海赛昉科技有限公司
- 2020-03-27 - 2023-06-02 - G06F13/26
- 本发明公开了一种easy‑master微码模块及其配置方法，该easy‑master微码模块面向低功耗应用，涉及计算机微电子芯片技术领域。本发明easy‑master微码模块包括事件触发电路、指令存储电路、指令译码与执行电路、指令控制总线电路；事件触发电路用于对外部事件event进行处理；指令存储电路包括两块片内sram存储指令,cpu通过总线事先对其中一块sram填充；当CPU或DMA不工作时，通过指令对另一块sram进行填充。本发明在CPU或DMA在不工作的情况下，easy‑master可以代替CPU或DMA，操作总线，完成对所有地址空间的操作；争取最大程度的降低功耗。
- 一种使并行总线处理器单步访问CAN总线控制器SJA1000的装置-202211544186.8
- 伍攀峰;赵磊;陈楠;于喆 - 山东航天电子技术研究所
- 2022-12-03 - 2023-05-02 - G06F13/26
- 本发明涉及集成电路设计领域，具体涉及一种使并行总线处理器单步访问CAN总线控制器SJA1000的装置。该装置设置在并行总线处理器与SJA1000之间，为处理器单步访问SJA1000的桥接电路；处理器的原时序IO片选信号接SJA1000的ALE引脚。本发明还包括时序调理模块、分时选通模块和驱动控制模块。本发明采用硬件匹配时序的方法，利用并行总线处理器的时序特点，实现并行总线处理器一次读写操作即可完成对SJA1000的访问，提高对CAN总线的访问效率。
- 仲裁器及电子装置-202210233465.6
- 请求不公布姓名 - 上海壁仞智能科技有限公司
- 2022-03-10 - 2023-04-25 - G06F13/26
- 一种仲裁器及电子装置，该仲裁器包括仲裁执行电路，该仲裁执行电路包括N个输入端、与N个输入端一一对应的N个输出端和N个仲裁子电路，N个仲裁子电路分别与N个输入端和N个输出端一一对应电连接；除与第N输入端电连接的第N个仲裁子电路之外的其他N‑1个仲裁子电路还包括反相输出端；与第i输入端电连接的第i个仲裁子电路还和i‑1个仲裁子电路的反相输出端电连接，第i个仲裁子电路还被配置为对第i输入端输入的信号以及i‑1个仲裁子电路的反相输出端的信号进行逻辑与运算，将运算结果输出至N个输出端中与第i输入端对应的第i输出端，N为大于等于2的整数，i为整数且依次取2至N。该仲裁器简化了电路结构，有利于后端的时序收敛。
- 一种提升系统外部中断响应速度的方法、装置和控制器-202011223454.7
- 陈川;廖元垲;李沛文 - 成都菁蓉联创科技有限公司
- 2020-11-05 - 2023-03-10 - G06F13/26
- 本发明涉及一种提升系统外部中断响应速度的方法、装置和控制器，所述提升系统外部中断响应速度的方法，包括：监测是否存在系统外部中断事件；当存在系统外部中断事件时，获取所述系统外部中断事件的中断优先级；根据所述中断优先级，确定对所述系统外部中断事件的处理方式。本发明通过对现有Linux内核代码进行改造，通过设置中断优先级来提高对系统外部中断的响应速度，对于系统实时性要求很高的外部中断事件能够在确定的时间内及时响应。
- 基于共享内存机制的GPP硬件抽象层设计方法、系统-202210810991.4
- 姜华夏;高欣春 - 上海介方信息技术有限公司
- 2022-07-11 - 2022-11-04 - G06F13/26
- 本发明提供了一种基于共享内存机制的GPP硬件抽象层设计方法，包括：为GPP波形组件提供输入输出端口；构建端口优先级映射表，对GPP波形组件的数据进行优先级仲裁，根据端口优先级映射表中数据的优先级，将数据交由地址映射模块处理；构建逻辑地址映射表和物理地址映射表，将数据目的逻辑地址映射为实际的物理地址，再交由路由控制模块；根据地址映射模块解析出的物理地址，将MOCB端口中的数据发送至物理总线；同时从物理地址读取数据，再将数据推送至MOCB端口；异常检测，并将异常检测结果通过所述驱动适配接口发送至上层终端。本发明每个端口分配不同的优先级以及收发FIFO，对数据进行分流，保证了通信实时性确保数据传输的可靠性。
- 中断控制方法、中断控制器、电子设备、介质和芯片-202210934663.5
- 房伟康;顾沧海;韩金宸 - 昆仑芯（北京）科技有限公司
- 2022-08-04 - 2022-10-11 - G06F13/26
- 本公开提供了一种中断控制方法、中断控制器、电子设备、介质和芯片，涉及计算机技术领域，尤其涉及中断控制。实现方案为：存储来自至少一个中断源的至少一个中断信号；基于至少一个中断源中的每一个中断源与中断号的映射关系，确定至少一个中断信号中的每一个中断信号对应的中断号；基于至少一个中断信号和每一个中断信号对应的中断号，确定待发送的目标中断号；基于目标中断号，确定目标中断号对应的中断信息，其中，中断信息包括待写入的信息数据以及待写入信息数据的目标地址；以及基于中断信息，将对应的信息数据写入外设高速互联标准PCIe设备的从接口的目标地址处。
- 中断处理方法、装置、电子设备及计算机可读存储介质-202111670637.8
- 沈一聪;邹仕洪;姜哲;张广伟;张炯明 - 元心信息科技集团有限公司
- 2021-12-31 - 2022-08-26 - G06F13/26
- 本申请提供了一种中断处理方法、装置、电子设备及计算机可读存储介质，涉及虚拟化技术领域。该方法包括：方法独权相关内容通过目标核心接收目标中断；根据预设的设备树确定目标中断控制器的处理器接口GICC在内存中的物理地址；根据物理地址访问目标GICC，以处理目标中断；目标中断通过预先构建的虚拟中断控制器的分配器GICD从拦截的至少一个中断中确定并配置。本申请实现了将中断控制器中的部分中断进行保留和直通，使其不经过虚拟机监视器的拦截和虚拟，可以直接传输至特定虚拟机，并由特定虚拟机进行处理，降低了特定虚拟机在处理中断时产生的延迟。
- 聚合带内中断-201980056117.2
- S·格莱弗;M·赞格维尔;T·R·本-陈 - 高通股份有限公司
- 2019-08-27 - 2022-08-16 - G06F13/26
- 提供了用于聚合IBI的方法和装置。该装置包括主机控制器，主机控制器被配置为经由串行通信总线与至少一个从机通信，经由串行通信总线来触发并接收来自至少一个从机的一系列响应，确定一系列响应中指示带内中断(IBI)请求的一个响应，以及基于一个响应在一系列响应之中的位置来对IBI请求做出响应。该方法包括：经由串行通信总线与至少一个从机通信，经由串行通信总线来触发并接收来自至少一个从机的一系列响应，确定一系列响应中指示带内中断(IBI)请求的一个响应，以及基于一个响应在一系列响应之中的位置来对IBI请求做出响应。
- 中断源扩展架构及电子设备-202123231833.3
- 孙吉平;李朵然 - 北京深思数盾科技股份有限公司
- 2021-12-21 - 2022-05-17 - G06F13/26
- 本实用新型实施例公开了中断源扩展架构及电子设备，包括端口扩展器和参考电平端；其中：所述端口扩展器配置于控制芯片一侧，并且与外部中断源电气连通；所述端口扩展器与参考电平端之间设有单向导通器件，以在外部中断源引入表征中断事件的电平情况下，通过所述参考电平端选通相应的外部中断源。本实用新型实施例的中断源扩展架构通过参考电平端与外部中断源之间的选通电路选通相应的外部中断源，判断中断源触发的唤醒动作，对中断源进行扩展的同时有效降低改造成本。
- 一种支持中断优先级轮询仲裁派发的方法和装置-202010441093.7
- 张剑锋;龚锐;石伟;刘威;周海亮;周理;冯权友;杨乾明;张英;铁俊波;任巨;王蕾;周宏伟;王永文 - 中国人民解放军国防科技大学
- 2020-05-22 - 2022-05-03 - G06F13/26
- 本发明公开了一种支持中断优先级轮询仲裁派发的方法和装置，本发明方法包括将处理器的中断分类，将每一个分类划分为至少一个分组，中断携带优先级信息；针对各个分组内的中断进行组内中断优先级轮询仲裁，如果同分类下还包含其他分组则将结果输出至组间中断优先级轮询仲裁；否则将结果输出至类间中断优先级轮询仲裁；针对各个分类下各分组的组内中断优先级轮询仲裁结果进行组间中断优先级轮询仲裁；针对多个分类的组内中断优先级轮询仲裁结果或组间中断优先级轮询仲裁结果进行类间中断优先级轮询仲裁，并将最终筛选出中断发送至处理器核。本发明具有高性能、开销小、易于实现、使用灵活的优点，并且实现简单，可灵活应用到现有处理器设计中。
- 模拟MCU中断方法、装置、终端及存储介质-202111139558.4
- 孙忠潇;杨浩;周凡利;陈立平 - 苏州同元软控信息技术有限公司
- 2021-09-27 - 2021-12-21 - G06F13/26
- 本申请公开了一种模拟MCU中断方法、装置、终端及存储介质。方法包括：在MCU执行主程序的情况下，同时接收基于Modelica语言生成的多个中断事件；确定多个中断事件的优先级；按照优先级从高到低的顺序对多个中断事件进行遍历，当识别到事件标识，响应事件标识对应的中断事件。本发明基于Modelica语言联合外部MCU的手写C文件，不仅共同仿真出微控制器芯片的寄存器存储、读写访问以及中断机制的动态过程，还提高了仿真的有效性性以及效率。
- 一种边缘控制器主板、边缘控制器及数据处理方法-202110829173.4
- 曹阳春;左志远 - 通达电磁能股份有限公司
- 2021-07-22 - 2021-11-05 - G06F13/26
- 一种边缘控制器主板、边缘控制器及数据处理方法，边缘控制器主板包括：龙芯3A3000处理器；龙芯7A1000桥片，与龙芯3A3000处理器连接；内部存储单元，与龙芯3A3000处理器连接；第一总线芯片，其内置有总线处理器，第一总线芯片分别与龙芯3A3000处理器、龙芯7A1000桥片连接，用于实现多种通信方式，多种通信方式中有AUTBUS通信方式；多个功能端口，皆与第一总线芯片连接，用于辅助第一总线芯片进行通讯。本发明实施例的接口多样、数据处理能力强、通讯速率高，足以满足现阶段的使用需求。此外，主要芯片皆为国产化芯片，AUTBUS通信方式也为国内首创，实现了国产化，足以打破国外的技术封锁。
- 在存储器子系统处的编程操作的中断-201980091745.4
- R·马希加;H·C·西苗内斯库;P-C·陈;J·S·赫伊 - 美光科技公司
- 2019-12-27 - 2021-09-21 - G06F13/26
- 当在存储器子系统处执行一或多个编程操作时可以接收到读取操作。响应于接收到所述读取操作，在所述存储器子系统处执行的所述一或多个编程操作可以被中断。可以确定与所述一或多个中断的编程操作相关联的上下文数据并且可以将所述上下文数据提供到与所述存储器子系统相关联的固件。可以基于所述上下文数据从所述固件接收控制序列。基于来自所述固件的所述控制序列可以执行所述读取操作并且可以恢复所述一或多个中断的编程操作。
- 中断控制器、中断控制方法、芯片、计算机设备以及介质-202110473987.9
- 孙守乐;戴亮 - 上海阵量智能科技有限公司
- 2021-04-29 - 2021-07-20 - G06F13/26
- 本公开提供了一种中断控制器、中断控制方法、芯片、计算机设备以及存储介质，其中，该中断控制器，包括：中断仲裁模块、以及多个中断接口模块；多个所述中断接口模块分别与所述中断仲裁模块连接；其中，所述中断仲裁模块，用于对当前待发送中断信号进行仲裁，得到所述当前待发送中断信号中的目标中断信号，并向对应的目标中断接口模块发送目标中断信号；所述中断接口模块，用于响应于接收到所述仲裁模块发送的目标中断信号，基于所述目标中断信号向与所述目标中断接口模块连接的中断接收设备发送中断指令。本公开可以降低中断发送设备发送中断信号过程的复杂度。
- 一种中断方法、装置及FPGA和存储介质-201910736388.4
- 王凯 - 苏州浪潮智能科技有限公司
- 2019-08-09 - 2021-05-25 - G06F13/26
- 本申请公开了一种基于FPGA的RISC‑V架构的中断方法、装置及一种FPGA和计算机可读存储介质，该方法包括：获取中断信号，根据每个中断信号的使能确定有效中断；生成每个所述有效中断的寄存器序列，并确定仲裁模式；其中，所述寄存器序列包括所述有效中断的ID和中断号；若仲裁模式为顺序仲裁，则获取内存中的寄存器序列与优先级的对应关系；若所述仲裁模式为触发仲裁，则根据目标时间段内的中断处理信息确定寄存器序列与优先级的对应关系；根据所述寄存器序列与优先级的对应关系对所述有效中断进行中断处理。本申请提供的基于FPGA的RISC‑V架构的中断方法，实现了FPGA的RISC‑V架构中中断系统的可配性和灵活性。
- 一种基于FPGA的DMA设备及DMA数据搬移方法-202110076297.X
- 王峰;张闯;任智新 - 苏州浪潮智能科技有限公司
- 2021-01-20 - 2021-05-07 - G06F13/26
- 本申请公开了一种基于FPGA的DMA设备及DMA数据搬移方法，DMA设备包括：配置模块用于获取主机发送的配置信息，并基于配置信息向多通道模块中多个数据搬移通道分别下发数据搬移任务；配置信息包括每个通道待搬移的数据量、源地址、目的地址；多通道模块用于通过每个数据搬移通道基于对应的搬移任务向仲裁模块发送搬移请求；仲裁模块用于基于预设通道优先级从多个搬移请求中确定出第一目标请求，并处理第一目标请求以通过对应的数据搬移通道将第一存储设备中的目标数据搬移至第二存储设备，当第一存储设备中数据量不足，则基于预设通道优先级确定出第二目标请求进行处理。能够满足多个外部存储设备之间的数据搬移需求，提升数据搬移效率。
- 一种可扩展多输出中断控制器-201910695201.0
- 余宁梅;马文恒;刘和娜;靳鑫;黄自力;张文东;叶晨 - 西安理工大学
- 2019-07-30 - 2021-04-06 - G06F13/26
- 本发明公开的一种可扩展多输出中断控制器，包括中断信息模块，中断信息模块输入端与多个处理器核连接配制中断信息，中断信息模块输入端还与多个中断源连接接收多个不同中断信号，中断信息模块输出端分别与多个相同的中断控制模块连接向每个中断控制模块发送有效中断源最高优先级信号，每个中断控制模块分别对应连接一个处理器核，每个中断控制模块与处理器核进行中断信息交互从而控制处理器核的中断。本发明一种可扩展多输出中断控制器，对处理器以及中断源数量扩展性良好。
- 一种处理器及其中的中断控制器-201910912610.1
- 赵朝君;江滔 - 阿里巴巴集团控股有限公司
- 2019-09-25 - 2021-03-26 - G06F13/26
- 本发明公开了一种中断控制器，包括：采样单元，适于从耦接到中断控制器的各个中断源接收中断，并对所接收到的各个中断进行采样；优先级仲裁单元，适于将所接收到的各个中断划分为多个中断部分，每个中断部分包括一个或者多个所采样的中断，并逐个部分地确定所选择部分中具有最高优先级的中断，直到仲裁出所有中断中具有最高优先级的中断作为要响应的中断。本发明还公开了包含该中断控制器的处理器和片上系统。
- 处理中断优先级的电路系统-201810802685.X
- 费晓行;费善健 - 瑞昱半导体股份有限公司
- 2018-07-20 - 2021-03-16 - G06F13/26
- 一种处理中断优先级的电路系统，电路系统如一片上系统(SoC)，在其中运行的中断优先级处理方法中，片上系统中的处理器在执行工作时，当接收到访问一临界区的高优先级中断时，系统设计高优先级中断为恒开，但禁止访问临界区，如此，即设置一低优先级中断，以访问并处理高优先级中断所要访问的数据，当返回低优先级中断后，处理器将判断是否唤醒之前高优先级中断未处理完的工作，若尚有工作，即由处理器以一任务继续处理高优先级中断未处理完的工作。所披露的电路系统可以在保持有关中断的特性外，还保持系统处理重要任务的实时性。
- 一种基于定时中断触发的主从式串口通讯方法-201910198771.9
- 车汝才;谌颖;张怡;马昆;高进;吴倩;张阿莉 - 北京控制工程研究所
- 2019-03-15 - 2021-02-09 - G06F13/26
- 本发明涉及一种基于定时中断触发的主从式串口通讯方法，主机设有M个独立的串口数据接收缓冲区，分别用来接收M个从机的数据，具体方法如下：(1)、在主机每个控制周期结束前的固定时间点设置一个定时器中断；(2)、在定时器中断内，主机仅向各从机发出取数脉冲信号；(3)、从机收到取数脉冲信号后，向主机中对应的串口数据接收缓冲区发送最新的串口数据；(4)、在下一个控制周期起始，主机直接读取各从机对应的串口数据接收缓冲区中的串口数据，完成一次串口通信。本发明合理利用多任务并行处理的策略，优化了以往主机和从机串口通讯时的排队等待过程，节省了主机与从机的串口通讯时间。
- 串行外围接口的通信-201510621144.3
- O·尚蕾;N·莫金 - 欧贝特科技公司
- 2015-09-25 - 2020-11-03 - G06F13/26
- 本发明涉及串行外围接口。串行外围接口(20)连接主设备(10)和至少一个从设备(1‑3)。串行外围接口(20)包括从选择线(25)。从设备(1)可以通过将从选择线(25)的状态从指示非激活状态的第一状态改变为指示激活状态的第二状态来向主设备(10)发信号表示中断请求。从选择线(25)可以与从设备(1)的输入/输出级(52)连接，该输入/输出级：如果主设备(10)或从设备(1)不改变从选择线(25)的状态，则允许从选择线(25)保持在第一状态；以及如果主设备(10)或从设备(1)想要改变从选择线(25)的状态，则允许从选择线(25)改变为第二状态。
- 一种处理器及其中的中断控制器-201910238111.9
- 赵朝君;项晓燕;陈晨;朱涛涛 - 阿里巴巴集团控股有限公司
- 2019-03-27 - 2020-10-09 - G06F13/26
- 本发明公开了一种处理器中的中断控制器，包括：中断采样单元，适于从耦接到该中断控制器的各个中断源接收各个中断；以及仲裁单元，适于从所接收的各个中断中选择要响应的中断。该仲裁单元包括：选择模块，适于从各种中断中选择优先级最高的最高优先级中断；以及阈值比较模块，耦接到选择模块，适于将最高优先级中断的优先级和预设置的优先级阈值进行比较。仲裁单元适于在阈值比较模块确定最高优先级中断的优先级高于优先级阈值时，选择最高优先级中断做为要响应的中断。本发明还公开了包含该中断控制器的处理器和片上系统。
- 接口设备和用户输入处理方法-201510316315.1
- 李俊行;金俊奭;申昌雨;柳贤锡 - 三星电子株式会社
- 2015-06-10 - 2020-07-28 - G06F13/26
- 提供了一种接口设备和用户输入处理方法。所述接口设备分组器可对事件生成元件进行分组且基于生成的组事件信号来输出事件发生的组的地址。所述接口设备可包括：分组器，被配置为基于针对多个事件传感器发生的一个或更多个事件，生成与多个事件传感器对应的多个组事件生成元件被分组的组事件信号，并且所述接口设备被配置为基于生成的组事件信号来输出发生一个或更多个事件的多个事件生成元件的组的地址。
- 用于多线程处理器的高效中断路由-201580054185.7
- M·法雷尔;L·海勒;J·P·库巴拉;D·W·施密特;D·格雷纳;T·什莱格尔;F·Y·布萨巴;D·奥西塞克;J·D·布拉德伯里;F·莱纳特;B·纳兹;C·雅各比;C·盖尼 - 国际商业机器公司
- 2015-09-14 - 2020-06-19 - G06F13/26
- 本发明提供一种实现输入/输出(I/O)中断的经修改优先级路由的系统及方法。所述系统及方法判定所述I/O中断对于核心是否为待决的，及根据对所述I/O中断为待决的判定来判定是否针对所述中断的客机线程处理启用了所述核心的多个客机线程中的任一者。此外，所述系统及方法：判定针对客机线程处理启用的所述多个客机线程中的至少一者是否处于等待状态；及根据对针对客机线程处理启用的所述多个客机线程中的所述至少一者处于所述等待状态的判定，将所述I/O中断路由至针对客机线程处理启用且处于所述等待状态的客机线程。
- 数据传输方法和装置-201810043515.8
- 乔伟涛 - 西安闻泰电子科技有限公司
- 2018-01-17 - 2020-06-09 - G06F13/26
- 本发明实施例提供一种数据传输方法和装置，所述数据传输方法包括接收所述MCU系统发送的SPI中断信号，基于该SPI中断信号提供第一时钟信号给所述MCU系统；基于所述第一时钟信号读取所述MCU系统中待发送数据包的帧头，并根据所述帧头判断该待发送数据包是否为有效数据；若所述待发送数据为有效数据，则提供第二时钟信号给所述MCU系统，基于该第二时钟信号读取所述待发送数据包中的消息体，并在读取完成时发送数据确认信号给所述MCU系统。本发明实施例能够有效确保数据传输过程的实时性和可靠性。
- 一种CPU与IIC总线的连通控制方法及设备-201911206235.5
- 戴瑜;吴闽华;孟庆晓;秦金昆;梁栋 - 深圳震有科技股份有限公司
- 2019-11-29 - 2020-05-08 - G06F13/26
- 本发明公开了一种CPU与IIC总线的连接控制方法及装置，方法包括：获取CPU向IIC总线发送的访问信号，根据所述访问信号获取所述IIC总线的当前状态；根据所述当前状态获取所述CPU的个数以及各个CPU的优先级关系；根据所述各个CPU的优先级关系控制所述CPU与所述IIC总线之间的信号连通。本发明通过对IIC总线的当前状态进行判定，继而对CPU的数量以及优先级进行获取，选择出优先级最高的CPU进行连接，同时有效避免多个CPU访问IIC总线资源导致的冲突问题，确保多个CPU之间运行快速有效，避免产生访问错误等问题。
- 微型计算机-201510509394.8
- 三石直干;猪狩诚司 - 瑞萨电子株式会社
- 2015-08-18 - 2020-03-06 - G06F13/26
- 本发明涉及一种微型计算机。该微型计算机包括：中央处理单元(CPU)；数据传输装置(DTC)；以及存储装置(RAM)。数据传输装置包括多个寄存器文件，每个寄存器文件包括存储传输模式信息的模式寄存器、地址信息被传输到的地址寄存器以及表示指定传输信息集合的信息的状态寄存器(SR)。数据传输装置检查状态寄存器的信息，以确定是使用在寄存器文件中保持的传输信息集合，还是从存储装置中读取传输信息集合并且覆写规定的一个寄存器文件。基于在寄存器文件之一中存储的传输信息集合，数据传输装置执行数据传输。
- 专利分类
