[发明专利]端口开关存储器中的数据传送有效

申请号：	201980061979.4	申请日：	2019-08-29
公开（公告）号：	CN112771614B	公开（公告）日：	2022-07-08
发明（设计）人：	F·F·罗斯	申请（专利权）人：	美光科技公司
主分类号：	G11C8/16	分类号：	G11C8/16;G11C7/10
代理公司：	北京律盟知识产权代理有限责任公司 11287	代理人：	彭晓文
地址：	美国爱***	国省代码：	暂无信息
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摘要：	本公开包含与存储器中的数据传送相关的设备和方法。实例设备可包含经由第一数目个端口耦合到主机的第一数目个存储器装置和经由第二数目个端口耦合到所述第一数目个存储器装置的第二数目个存储器装置，其中执行在所述第一数目个存储器装置和所述主机之间经由所述第一数目个端口传送数据的第一数目个命令，并且执行在所述第一数目个存储器装置和所述第二数目个存储器装置之间经由所述第二数目个端口传送数据的第二数目个命令。
搜索关键词：	端口开关存储器中的数据传送
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摘要：本申请涉及用来改进顺序存储器命令性能的存储器命令聚合。描述一种方法，其包含通过存储器子系统控制器从主机系统接收主机读取存储器命令，所述主机读取存储器命令参考与存储器装置的一组传送单元相关联的一组逻辑块地址。所述控制器将所述一组逻辑块地址转化为所述一组传送单元的一组物理块地址；基于所述物理块地址产生一组装置读取存储器命令，其中每个装置读取存储器命令参考至少一个物理块地址；以及响应于确定第一装置读取存储器命令与第二装置读取存储器命令相关联，基于所述第一装置读取存储器命令和所述第二读取存储器命令产生第一聚合装置读取存储器命令。此后，所述控制器将所述第一聚合装置读取存储器命令传输到所述存储器装置。

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摘要：本公开包含与存储器中的数据传送相关的设备和方法。实例设备可包含经由第一数目个端口耦合到主机的第一数目个存储器装置和经由第二数目个端口耦合到所述第一数目个存储器装置的第二数目个存储器装置，其中执行在所述第一数目个存储器装置和所述主机之间经由所述第一数目个端口传送数据的第一数目个命令，并且执行在所述第一数目个存储器装置和所述第二数目个存储器装置之间经由所述第二数目个端口传送数据的第二数目个命令。

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摘要：一种器件包括存储器阵列，第一数据线和第二数据线。该存储器阵列包括第一带单元、第一子区和第二子区，其中，第一带单元设置在第一子区和第二子区之间。第一数据线具有第一部分和第二部分，其中，第一数据线的第一部分与第一数据线的第二部分断开，并且第一数据线的第二部分配置为将第一子区耦合至第一输入/输出(I/O)电路。第二数据线和第一数据线的第一部分配置为将第二子区耦合至第一I/O电路。本发明的实施例还涉及存储器器件及其形成方法。

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摘要：一种集成电路包括存储器矩阵，其包含：第一存储器单元阵列；第一多路复用器(MUX)，其耦合到所述第一存储器单元阵列的输入；第二MUX，其耦合到所述第一存储器单元阵列的输出；第二存储器单元阵列；第三MUX，其耦合到所述第二存储器单元阵列的输入；及第四MUX，其耦合到所述第二存储器单元阵列的输出。所述第二MUX耦合到所述第四MUX。所述第四MUX经配置以传送以下各项中的选定一者：(1)来自所述第三MUX的输出，(2)来自所述第二存储器单元阵列的输出，或(3)来自所述第二MUX的输出。

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摘要：新存储技术的存取速度可能不兼容现有存储器技术的产品规格，例如DRAM、SRAM和闪存技术。它们的电气参数和表现不同，使得它们在不具有新的架构和设计来克服其限制的情况下不能满足现有的存储器芯规格。新型存储器，例如STT‑MRAM、电阻RAM、相变RAM和被称为垂直层闸流晶体管(VLT)RAM的新一类存储器需要新的读取感测和写入电路，其并入了新的电压或电流电平和时序控制，以使这些存储器技术能够在现今的系统中工作。提供了系统和方法，以用于使这些技术的存储器芯对于现有外围逻辑器件是透明的，以使它们可以容易地被集成。

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摘要：本发明涉及空调，能够提高多联式空调运行可靠性的存储和读取多联式空调地址的装置及方法。存储和读取多联式空调地址的装置，包括空调控制处理器、存储设备、外接电源端、第一电阻、第二电阻及电容，存储设备为电可擦除只读存储器，第一电阻一端、第二电阻一端及存储设备的直流电压输入管脚与外接电源端相连，第一电阻另一端及空调控制处理器通讯时钟控制管脚与存储设备通讯时钟控制管脚相连，第二电阻另一端及空调控制处理器通讯数据输入输出管脚与存储设备通讯数据输入输出管脚相连，电容一端与存储设备直流电压输入管脚相连，存储设备包括地址设置输入管脚，存储设备的接地管脚、写保护输入管脚及电容另一端分别与地相接；适用于多联式空调。

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摘要：本发明提供用于检测及抑制存储器阵列(200)中的瞬态开路电流的系统及方法。在具有交叉耦合的位线保持器(208a到b)的静态随机存取存储器SRAM阵列中发生同时读取写入冲突的情况下，实施假读以防止瞬态开路电流。当检测到对所述存储器阵列的第一条目(202i)的同时读取及写入操作时，抑制对所述第一条目的所述读取操作(206i)且执行对所述存储器阵列的第二条目(202j)的假读操作(206j)。允许不受干扰地继续进行对所述第一条目的所述写入操作(204i)。

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申请日： 2015-03-04 - 公布日： 2015-07-08 - 主分类号： G11C8/16
摘要：一种集成电路包括存储器矩阵，其包含：第一存储器单元阵列；第一多路复用器(MUX)，其耦合到所述第一存储器单元阵列的输入；第二MUX，其耦合到所述第一存储器单元阵列的输出；第二存储器单元阵列；第三MUX，其耦合到所述第二存储器单元阵列的输入；及第四MUX，其耦合到所述第二存储器单元阵列的输出。所述第二MUX耦合到所述第四MUX。所述第四MUX经配置以传送以下各项中的选定一者：(1)来自所述第三MUX的输出，(2)来自所述第二存储器单元阵列的输出，或(3)来自所述第二MUX的输出。

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摘要：本发明涉及一种可同时对多台交换机实现一键式烧录的系统、方法及相应交换机。所述系统包含一台安装有一键烧录工具的计算机、至少一个串口扩展件、一台普通交换装置。本系统可以通过所述的串口扩展件同时向多台待烧录交换机发出相关操作指令及读取返回内容；通过所述的普通交换装置同时连接到多台待烧录交换机的网口上，同时向多台待烧录交换机传输升级文件；通过所述计算机上安装的一键烧录工具启用多个任务，控制同时对多台交换机的烧录操作。本发明可以极大提高交换机烧录的生产效率，并且通过对MAC地址、批号等信息的管理，减少人为操作导致的重复、遗漏等失误。

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摘要：本发明提供了一种存储器，包括两组存储单元子阵列以及并排设置在两组存储单元子阵列之间的译码模块。译码模块包括：至少一个预译码模块、至少一个第一最终译码模块和至少一个第二最终译码模块。第一最终译码模块与预译码模块数目相同。每个第一最终译码模块经由第一预译码地址信号线与一个对应的预译码模块相连接。每个第二最终译码模块经由第二预译码地址信号线与一个对应的预译码模块相连接。连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于同一个预译码模块的两侧。本发明有效减少了字线在译码模块上的分布，从而减少存储器内的布线拥塞，提高了布线效率。

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摘要：方法和装置被提供用于与数据存储元件一起使用。环形振荡器被耦合到阵列内的所选元件使得反馈回路被定义。所述环形振荡器的振荡周期与参考值进行比较。存储在所述所选元件内的数据值被相应地确定。存储的数据值当借助于所述环形振荡器被访问和读取时保持基本上不变。能够根据本教导使用具有忆阻器或其他存储元件的存储器阵列。

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摘要：本发明揭示一种用以存取包含电阻性存储器元件的多端口非易失性存储器的系统和方法。在一特定实施例中，揭示一种多端口非易失性存储器装置，其包含电阻性存储器单元和耦合到所述电阻性存储器单元的多个端口。

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摘要：本发明公开了一种存储器阵列装置，该存储器阵列装置包含一存储器阵列、一第一电路、以及一第二电路。该第一电路电连接于该存储器阵列，用以使该存储器阵列操作于一第一模式。该第二电路电连接于该存储器阵列，用以使该存储器阵列操作于一第二模式。

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摘要：一种多端口RAM电路具有耦合到多个位线(a-位、b-位)及多个位线条(a-位b、b-位b)的数据输入线(DIN)。所述电路还具有多个字线(a-wl、b-wl)。存储器单元耦合到所述位线、位线条及字线。所述电路进一步包括控制器(201)，所述控制器(201)使所述字线能够大体上同时将值从所述位线写入到所述存储器单元。

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摘要：公开了一种多通道半导体存储器装置以及包括该装置的半导体装置。所述半导体存储器装置包括安装在封装件内的多个通道存储器，并能够最小化或减少硅通孔的数量。关于所述半导体存储器装置，通过共享总线施加关于两个或更多个通道的行命令或行地址。半导体存储器装置能够通过减少硅通孔的数量来减少裸片大小的开销。还提供了一种使用共享总线来驱动包括多个存储器的多通道半导体存储器装置的方法。

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摘要：本发明公开了一种半导体集成电路。在具有多进出口结构的寄存器文卷的半导体集成电路中，第1保持电路20A是专门使用于具有1个第1写入进出口部21AW及两个第1读出进出口部21AR1、21AR2的第1功能块。第2保持电路30B是专门使用于具有一个第2写入进出口部31AW及1个第2读出进出口部31BR的第2功能块。当产生要将第1保持电路20A的保持数据从例如第2读出进出口部31BR读出时，在将第2保持电路30B的数据锁存在门闩电路40中后，将第1保持电路20A的数据传送到第2保持电路30B中，接着，将已锁存在上述门闩电路40中的第2保持电路30B的数据传送到第1保持电路20A中，进行数据的交换。因此，大大地削减了寄存器文卷所必需的面积。

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申请日： 2006-11-17 - 公布日： 2009-01-28 - 主分类号： G11C8/16
摘要：伪双端口存储器(1)在外部供应的时钟信号CLK的单个周期内执行第一存储器存取操作和第二存储器存取操作两者。所述信号CLK用来锁存用于所述第一操作的第一地址和用于所述第二操作的第二地址。控制电路(3到15)产生用于起始所述第一操作的第一控制信号。所述第一操作的持续时间取决于经过延迟电路(15)的延迟。预充电周期跟随所述第一操作的终止。所述预充电周期的持续时间取决于经过所述控制电路的传播延迟。所述第二操作的存储器存取跟随所述预充电的终止而起始。所述第二存储器存取的持续时间取决于经过所述延迟电路的延迟。起始所述第二操作的时间与CLK的工作循环无关。

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摘要：本发明提供了至少一条读取字线15、16和17，用于将读取控制信号发送的存储器单元、至少一条读取位线18、19和20，用于根据对与读取字线相对应的读取控制信号的启动，将存储器单元的信息发送到外部、至少一条写入字线11和12，用于将写入控制信号发送到存储器单元、和至少一条写入位线13和14，用于根据对与写入字线相对应的写入控制信号的启动，将外部信息发送到存储器单元，其中，尽可能交替地提供读取位线和写入位线，并且控制读取控制信号和写入控制信号，以便不同时启动它们。

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发明人：上妻宗广;黑川义元 -专利权人：株式会社半导体能源研究所
申请日： 2007-09-05 - 公布日： 2008-03-12 - 主分类号： G11C8/16
摘要：谋求如无线芯片那样具有CPU和存储器的半导体装置的低功耗化。存储电路包括多个字线、多个位线、以及多个存储单元。根据存储于存储单元的数据(“高电平”或“低电平”)决定多个存储单元的结构。预先分析存储于存储电路中的程序等的数据排列。当数据包含较多的“高电平”时，通过使用不形成半导体元件的空单元来形成存储“高电平”的存储单元。

半导体存储器、存储器系统和存储器系统的操作方法-200610098454.2
发明人：内田敏也 -专利权人：富士通株式会社
申请日： 2006-07-07 - 公布日： 2007-09-19 - 主分类号： G11C8/16
摘要：本发明提供了一种存储器系统，其包括具有多个存储体的半导体存储器和访问该半导体存储器的控制器。存储体的数目大于被同时访问的存储体的数目。当接收到针对当前正在执行访问操作的存储体的访问命令时，半导体存储器激活忙信号，并使忙信号保持活动，直到当前执行的访问操作完成为止。控制器在接收到激活的忙信号时停止输出下一访问命令。基于接收到的忙信号，控制器判断下一访问命令是否应该被输出到半导体存储器。因此，可以容易地在具有多个存储体的半导体存储器中执行随机访问，而不会给系统侧带来任何负担，这可以提高在随机访问时的数据传输速率。

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摘要：本发明的目的是提供一种半导体存储器件，其中通过减少一次要激活的读出放大器的数目来获得低的激活电流。一种SDRAM具有分割字线结构，并包括多个存储体，这些存储体中的每个包括阵列AR1至AR64以及4K条主字线MWL。响应行地址选通信号来获取行地址信号，并响应列地址选通信号来获取段地址信号。主行解码器MRD响应行地址信号来一次激活主字线MWL1、MWL5、MWL9和MWL13，且段行解码器SRD响应段地址信号而只选择阵列AR1，并只激活对应于所选阵列AR的1K个读出放大器SA。当激活主字线MWL1、MWL5、MWL9和MWL13时，在阵列AR2至AR64中的段字线不被激活，从而不破坏数据。

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申请日： 2006-11-06 - 公布日： 2007-05-09 - 主分类号： G11C8/16
摘要：本发明提供一种存储电路，包括：映射到可从处理器存取的地址空间的第一存储单元，和不映射到所述地址空间、且具有与所述第一存储单元相同结构的第二存储单元，其中还包括用于执行与所述存储电路相关的控制功能的控制电路，而所述第二存储单元的输出信号线连接到所述控制电路。

具串行输入/输出接口的多端口存储器件-200610159391.7
发明人：都昌镐 -专利权人：海力士半导体有限公司
申请日： 2006-09-28 - 公布日： 2007-04-11 - 主分类号： G11C8/16
摘要：本发明提供一种多端口存储器件，其包括：多个串行I/O数据盘，其用于提供一串行输入/输出(I/O)数据通信；多个端口，其用于通过该串行I/O数据盘，执行与外部器件的该串行I/O数据通信；多个存储体(memory bank)，其用于执行与该端口之一并行I/O数据通信；多个第一数据总线，其用于自该端口传送第一信号至该存储体；多个第二数据总线，其用于自该存储体传送第二信号至该端口；及一切换元件，其用于响应于一控制信号而连接该第一数据总线与该第二数据总线。

专利分类

G 物理

G11 信息存储
G11C 静态存储器
G11C8-00 数字存储器中用于地址选择的装置
G11C8-02 .应用选择矩阵的
G11C8-04 .采用时序寻址器件的，例如，移位寄存器、计数器
G11C8-06 .地址接口装置，例如，地址缓冲器
G11C8-08 .字线控制电路，例如，用于字线的驱动器、增强器、上拉电路、下拉电路、预充电电路
G11C8-10 .译码器

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[发明专利]端口开关存储器中的数据传送有效

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