[发明专利]半导体装置的制造方法以及等离子体处理装置在审

专利信息
申请号: 201980007197.2 申请日: 2019-09-13
公开(公告)号: CN113348536A 公开(公告)日: 2021-09-03
发明(设计)人: 三浦真;佐藤清彦;园田靖;酒井哲 申请(专利权)人: 株式会社日立高新技术
主分类号: H01L21/336 分类号: H01L21/336;H01L21/8234;H01L27/088;H01L29/78
代理公司: 中科专利商标代理有限责任公司 11021 代理人: 柯瑞京
地址: 日本*** 国省代码: 暂无信息
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摘要: 发明提供半导体装置的制造方法以及等离子体处理装置。在具有在与基板垂直的方向上层叠细线状或者片状的沟道的层叠沟道的GAA型FET或者纳米叉型FET这样的三维构造器件的制造工序中,在不使与具有不同的阈值电压的FET之间扩大的情况下分别制作功函数控制金属。因此,执行如下工序:第1工序(S10),进行将掩模材料(23)开口的各向异性蚀刻,直到功函数控制金属膜(22)露出为止;第2工序(S11),使保护膜(26)沉积;第3工序(S12),保留沉积于在第1工序中开口的掩模材料的侧壁的保护膜地进行将保护膜去除的各向异性蚀刻;以及第4工序(S13),进行将沟道间的掩模材料相对于保护膜以及功函数控制金属膜选择性地去除的各向同性蚀刻。
搜索关键词: 半导体 装置 制造 方法 以及 等离子体 处理
【主权项】:
暂无信息
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  • 吴旭升 - 北京知识产权运营管理有限公司
  • 2023-06-20 - 2023-10-20 - H01L21/336
  • 本申请提供半导体结构及其形成方法,所述半导体结构包括:半导体衬底,所述半导体衬底表面依次形成有鳍部以及伪栅极结构,所述鳍部包括若干依次堆叠的牺牲层和沟道层,所述牺牲层的材料为硅锗,其中,邻接所述半导体衬底的牺牲层中锗的浓度高于其余牺牲层中锗的浓度,邻接所述半导体衬底的牺牲层的厚度高于其余牺牲层的厚度;所述牺牲层两侧形成凹部,其中,邻接所述半导体衬底的牺牲层两侧的凹部的深度大于其余牺牲层两侧的凹部的深度。本申请提供一种半导体结构及其形成方法,使得环栅纳米片的叠层沟道结构中最下层的金属栅极长度变短,可以提高环栅纳米片的叠层沟道结构中最下层沟道的阈值电压。
  • 半导体器件的制备方法-202311037868.4
  • 黄鑫;吴家伟 - 福建省晋华集成电路有限公司
  • 2023-08-17 - 2023-10-20 - H01L21/336
  • 本发明提供了一种半导体器件的制备方法,包括在衬底上形成源极结构,在源极结构上形成漏极结构,再形成贯穿漏极结构并延伸至源极结构内的通道孔,在所述通道孔的内壁上形成通道层,然后在通道层上以及通道孔内形成栅极结构。本发明中,栅极结构可作为闸极,并由柱状的通道层环绕在栅极结构的外侧壁上,通道层作为闸极通道,从而在缩小器件几何尺寸的基础上能够保证器件的性能。
  • 一种增大HVPMOS ID的工艺方法-201911000318.9
  • 宗立超;王星杰 - 上海华虹宏力半导体制造有限公司
  • 2019-10-21 - 2023-10-20 - H01L21/336
  • 本发明提供一种增大HVPMOS ID的工艺方法,在P型基底上形成NWELL区;在P型基底上自下而上依次形成二氧化硅层、氮化硅层;刻蚀氮化硅层并露出二氧化硅层,形成窗口;通过窗口在NWELL浅区域注入硼离子,之后在氮气和氧气的氛围中进行推进,形成NWI区;在窗口的界面处形成隔离区。本发明在形成NWI进行硼离子注入后,将原有的氮气氛围的推进过程改为在氮气和氧气氛围中进行推进,使得硼离子在二氧化硅中的扩散系数增大,使硼离子浓度梯度发生变化,从而使得HVPMOS的ID得以增加,并且对其他参数的影响甚微。
  • 半导体结构及其形成方法-201810732897.5
  • 王楠 - 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
  • 2018-07-05 - 2023-10-20 - H01L21/336
  • 一种半导体结构及其形成方法,形成方法包括:提供基底;在所述基底上形成若干分立的核心层;在所述核心层的侧壁上形成第一侧墙;形成所述第一侧墙后,去除所述核心层;去除所述核心层后,在所述第一侧墙的侧壁上形成第二侧墙;形成所述第二侧墙后,在所述第二侧墙露出的基底上形成掩膜层,所述掩膜层露出所述第一侧墙的顶部;在所述第二侧墙露出的基底上形成掩膜层后,去除所述第二侧墙;去除所述第二侧墙后,以所述第一侧墙和掩膜层为掩膜刻蚀所述基底,形成目标图形。本发明有利于提高相邻目标图形的间隙宽度的均一性,从而提高器件性能以及性能均一性。
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