[发明专利]集成晶体管器件及形成其的方法在审

申请号：	201911347415.5	申请日：	2019-12-24
公开（公告）号：	CN112599523A	公开（公告）日：	2021-04-02
发明（设计）人：	关文豪;姚福伟;蔡俊琳;余俊磊;张庭辅	申请（专利权）人：	台湾积体电路制造股份有限公司
主分类号：	H01L27/085	分类号：	H01L27/085;H01L29/778;H01L29/06;H01L21/8232
代理公司：	南京正联知识产权代理有限公司 32243	代理人：	王素琴
地址：	中国台湾新竹科***	国省代码：	台湾;71
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摘要：	在一些实施例中，本公开涉及一种集成晶体管器件及形成其的方法，所述集成晶体管器件包含布置在衬底上方的第一势垒层。另外，未掺杂层可以布置在第一势垒层上方且具有横向紧接p沟道器件区的n沟道器件区。未掺杂层的n沟道器件区具有最顶部表面，所述最顶部表面高于未掺杂层的p沟道器件区的最顶部表面。集成晶体管器件可更包括未掺杂层的n沟道器件区上方的第二势垒层。第一栅极电极布置在第二势垒层上方，且第二栅极电极布置在未掺杂层的p沟道器件区上方。本公开提供了防止形成寄生沟道，进而产生可靠的集成晶体管器件。
搜索关键词：	集成晶体管器件形成方法
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摘要：本公开涉及电子设备及结构。该电子设备设置有两个高电子迁移率晶体管，这两个高电子迁移率晶体管彼此堆叠并且共同具有源极电极、漏极电极和栅极电极。例如，这些电极中的每一个垂直于两个晶体管延伸。例如，源极电极和漏极电极电接触每个晶体管的导电沟道，使得上述沟道并联地电连接。通过本公开的实施例，可以例如增加可能流过上述设备的电流密度。

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摘要：本发明涉及在部分栅极下有硅锗层的延伸漏极金属氧化物半导体装置，揭示用于延伸漏极金属氧化物半导体装置的结构以及形成用于延伸漏极金属氧化物半导体装置的结构的方法。该结构包括包含第一半导体材料的半导体衬底、位于该半导体衬底中的源极区及漏极区、在该源极区与该漏极区间沿横向方向设置的栅极电极、以及设置于该半导体衬底上的半导体层。该半导体层包含成分不同于该第一半导体材料的第二半导体材料。该栅极电极包括在该半导体层上方沿垂直方向设置的第一段以及在该半导体衬底上方沿该垂直方向设置的第二段。

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摘要：本公开提供一种能抑制基板的破损的半导体装置。半导体装置具备：基板(10)，表面(15)具有在第一方向延伸并对置的第一长边(32a)和第二长边(32b)以及在与所述第一方向交叉的第二方向延伸并对置的第一短边(30a)和第二短边(30b)；源极指(12)，设于所述表面；漏极指(16)，设于所述表面；以及栅极指(14)，设于所述表面，夹在所述源极指与所述漏极指之间，在所述基板设有贯通所述基板的过孔(22)，在所述表面，所述过孔与所述源极指连接的区域容纳在所述源极指内，所述过孔的所述第一方向上的最大宽度比所述过孔的所述第二方向上的最大宽度大。

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摘要：本发明公开了一种栅极阵列结构一体化器件及其制备方法，涉及半导体器件技术领域，包括：衬底；缓冲层，位于衬底的一侧；沟道层，位于缓冲层背离衬底的一侧；势垒层，位于沟道层背离衬底的一侧；钝化层，位于势垒层背离衬底的一侧；第一沟槽，沿垂直于衬底的方向贯穿钝化层和势垒层，以及至少部分沟道层；第二沟槽，沿垂直于衬底的方向贯穿钝化层和势垒层；第二沟槽位于第一沟槽之间；第一栅极作为射频栅，第一栅极包括第一支部和第二支部，第一支部位于沟道层的第一沟槽内，第二支部位于第二沟槽内，第一支部和第二支部形成阵列结构；第二栅极为直流栅；第二栅极与第一栅极沿第二方向间隔排布。本申请能够有效保证一体化器件信号的高线性度。

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申请日： 2022-10-14 - 公布日： 2023-02-03 - 主分类号： H01L27/085
摘要：本发明涉及一种堆叠式增强型GaN HEMT器件及其制备方法，所述器件采用背栅SOILDMOS与D‑mode GaN HEMT形成堆叠式Cascode结构，实现增强型。本发明的阈值电压由背栅SOILDMOS决定，可以通过调节硅离子注入和BOX层厚度实现增强型，同时相比于传统系统级封装(SystemInaPackage，SIP)的cascade增强型GaN器件，本发明提出的堆叠式结构实现了SOC(SystemOnaChip)，减小了寄生参数，节约了芯片面积，降低了器件成本，更有利于器件的高频、小型化应用。

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申请日： 2021-01-27 - 公布日： 2023-01-24 - 主分类号： H01L27/085
摘要：本发明提供了一种GaN基开关集成单元与GaN基开关管的晶圆结构的制备方法，其中的制备方法，包括：在所述P型衬底上形成若干N阱；在所述P型衬底上依次外延多个外延层；基于所述多个外延层，形成每个GaN基开关管的器件层；其中的第一GaN基开关管的器件层形成在所述N阱上，第二GaN基开关管的器件层形成在所述N阱外的所述P型衬底上；在所述第一GaN基开关管的器件层与所述第二GaN基开关管的器件层上分别形成第一衬底连接部与第二衬底连接部。本发明兼顾了高侧管、低侧管的集成需求，以及高侧管、低侧管衬底电压变化的一致性。

一种功率器件以及相应的制作方法-202211055320.8
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申请日： 2022-08-31 - 公布日： 2022-12-20 - 主分类号： H01L27/085
摘要：本发明涉及半导体制造技术领域，公开了一种功率器件以及相应的制作方法，包括多个基本器件单元，每一个基本器件单元包括栅极、位于栅极两侧的源极和漏极；其中，至少一个基本器件单元的源极包括第一源极和第二源极，其他基本器件单元的源极仅包括第一源极；所述第一源极和第二源极隔离设置，且所述第一源极和对应基本器件单元的栅极、漏极构成MainFET，所述第二源极和对应基本器件单元的栅极、漏极构成SenseFET；本发明提出的一个新型的分布式的功率器件电流采样结构，和传统电流采样结构相比，在提高SenseFET电流检测准确定度的同时又能减少因SenseFET引起的功耗。

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申请日： 2016-11-02 - 公布日： 2022-12-20 - 主分类号： H01L27/085
摘要：本发明实施例提供一种半导体装置，包括由衬底延伸的鳍片、第一源极/漏极特征、第二源极/漏极特征以及在鳍片上的栅极结构。栅极结构以及第一源极/漏极特征之间的距离不同于栅极结构以及第二源极/漏极特征之间的距离。

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摘要：一种半导体集成电路器件，包括：沟道层、势垒层、在势垒层上彼此间隔开的第一p型半导体层和第二p型半导体层；以及在第一p型半导体层和第二p型半导体层上的钝化层。钝化层可以使第一p型半导体层和第二p型半导体层中的至少一个的掺杂剂部分地失活。

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摘要：半导体器件包括衬底、第一氮化镓型高电子迁移率晶体管、第二氮化镓型高电子迁移率晶体管、第一内连接器、第二内连接器。衬底包括多个第一型掺杂半导体区域以及多个第二型掺杂半导体区域，第一型掺杂半导体区域以及第二型掺杂半导体区域沿着第一方向延伸，且沿着第二方向交替排列。第一氮化镓型高电子迁移率晶体管及第二氮化镓型高电子迁移率晶体管配置在衬底的上方。第一内连接器配置在衬底上方，与第一氮化镓型高电子迁移率晶体管相邻，且第一内连接器的长度大于第一氮化镓型高电子迁移率晶体管。第二内连接器配置在衬底上方，与第二氮化镓型高电子迁移率晶体管相邻，且第二内连接器的长度大于第二氮化镓型高电子迁移率晶体管。

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设置有多个高电子迁移率晶体管的电子组件-202210355110.4
发明人： M·诺恩盖拉德;T·欧埃克斯 -专利权人：埃克斯甘公司
申请日： 2022-04-06 - 公布日： 2022-10-18 - 主分类号： H01L27/085
摘要：本公开涉及一种电子组件，该电子组件沿着堆叠方向从下表面延伸到通过边缘表面耦合的上表面，该组件包括沿着堆叠方向堆叠的至少两个基本模块，每个基本模块沿着堆叠方向从背侧到正侧包括分别称为背面晶体管和正面晶体管的两个高电子迁移率晶体管，这两个高电子迁移率晶体管由绝缘层分开并且共同具有源极电极、漏极电极和栅极电极，正面晶体管和背面晶体管的组件并联电连接，电子组件包括布置在每个基本模块正侧上的接触层，该接触层从所考虑的基本模块的正侧电接触所考虑的基本模块的栅极电极，每个接触层包括出现在边缘表面上的电接触点。

包括两个高电子迁移率晶体管的电子设备-202210359870.2
发明人： M·诺恩盖拉德;T·欧埃克斯 -专利权人：埃克斯甘公司
申请日： 2022-04-06 - 公布日： 2022-10-18 - 主分类号： H01L27/085
摘要：本公开涉及一种设置有两个高电子迁移率晶体管的电子设备，这两个高电子迁移率晶体管彼此堆叠并且共同具有源极电极、漏极电极和栅极电极。例如，这些电极中的每一个垂直于两个晶体管延伸。例如，源极电极和漏极电极电接触每个晶体管的导电沟道，使得上述沟道并联地电连接。

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摘要：本申请公开了一种具有多阈值电压的GaN基HEMT、其制备方法及应用。所述HEMT结构包括沟道层和势垒层，沟道层与势垒层之间形成有二维电子气；势垒层至少具有第一、第二源极区，第一、第二栅极区，以及第一、第二漏极区；第一源极区、第一栅极区及第一漏极区相互配合，用于形成第一HEMT单元；第二源极区、第二栅极区及第二漏极区相互配合，用于形成第二HEMT单元；势垒层在第一栅极区的厚度小于在第二栅极区的厚度，使第一HEMT单元的阈值电压高于第二HEMT单元的阈值电压。本申请可以实现高、低阈值电压HEMT器件的晶圆级制备，制得的多阈值电压HEMT高度集成，且载流子迁移率高、阈值电压均匀性好，可以很好地满足高低阈值型逻辑电路的应用需求。

半导体器件以及制造半导体器件的方法-202080003405.4
发明人：杜卫星;游政昇 -专利权人：英诺赛科（苏州）科技有限公司
申请日： 2020-10-20 - 公布日： 2022-09-16 - 主分类号： H01L27/085
摘要：一种半导体器件，包括衬底、第一以及第二氮化镓型高电子迁移率晶体管、第一以及第二内连接器。衬底具有多个第一型以及第二型掺杂半导体区域。第一氮化镓型高电子迁移率晶体管配置在衬底的上方并覆盖衬底的第一区域。第二氮化镓型高电子迁移率晶体管配置在衬底的上方并覆盖第二区域。第一和第二区域不同。第一内连接器配置在衬底的上方并电气性连接衬底并形成第一介面。第二内连接器配置在衬底的上方并电气性连接衬底并形成第二介面。在交替排列的多个第一型掺杂半导体区域以及多个第二型掺杂半导体区域之间形成了多个交界面，第一和第二介面由衬底中所形成的至少两个交界面隔开。

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一种增强型与耗尽型HEMT集成器件及制备方法-202011529687.X
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半导体装置结构及其形成方法-201910376157.7
发明人：傅传贤;佘绍煌 -专利权人：联发科技股份有限公司
申请日： 2019-05-07 - 公布日： 2022-07-12 - 主分类号： H01L27/085
摘要：本发明公开一种半导体装置结构，包括：栅极结构，设置在基板上，沿第一方向延伸；第一外延结构，设有第一接触结构围绕所述第一外延结构；电源轨，与所述栅极结构和所述第一外延结构间隔开，其中所述电源轨沿第二方向延伸，所述第二方向垂直于所述第一方向；以及第二外延结构，由直接设置在所述电源轨的下方的第二接触结构围绕；其中所述第二外延结构电连接到所述电源轨。通过在电源轨下方形成第二外延结构并且将第二外延结构与电源轨电连接，可以有效地降低电源轨电阻，可以抑制IR压降，并且可以改善电子迁移。

一种实现氮化镓CMOS逻辑电路的结构-202210361085.0
发明人：刘斯扬;刘培港;孙媛;张龙;孙伟锋;时龙兴 -专利权人：东南大学;东南大学—无锡集成电路技术研究所
申请日： 2022-04-07 - 公布日： 2022-07-08 - 主分类号： H01L27/085
摘要：一种实现氮化镓CMOS逻辑电路的结构，包括：实现P沟道氮化镓晶体管：从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层，氮化镓沟道层上方设有第三铝镓氮势垒层、钝化层、金属源极、金属漏极，第三铝镓氮势垒层上方设有栅极介质层，栅极介质层上方设有栅极金属。实现N沟道氮化镓晶体管：从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层、第二铝镓氮势垒层，第二铝镓氮势垒层上方设有P型氮化镓层、钝化层、金属源极、金属漏极，P型氮化镓层上方设有栅极金属。本发明实现P沟道和N沟道氮化镓器件的增强型操作，减少散射对空穴迁移率影响，提高P沟道器件的输出电流。

一种氮化镓衬底上反相器和环形振荡器-202220394893.2
发明人：梁烨;张元雷;朱昱豪;刘雯 -专利权人：西交利物浦大学
申请日： 2022-02-25 - 公布日： 2022-06-17 - 主分类号： H01L27/085
摘要：一种氮化镓衬底上反相器和环形振荡器，包括：Si衬底；GaN缓冲层，形成于所述Si衬底上；GaN沟道层，形成于所述GaN缓冲层上；AlGaN势垒层，形成于所述GaN沟道层上；E‑mode器件和D‑mode器件，形成于所述AlGaN势垒层上，所述E‑mode器件和所述D‑mode器件的源极和漏极区域溅射Ti/Al/Ni/Au或Ti/Al/Ni/TiN或Ti/Al/W或Ti/Al/Ni/W的金属组合，所述D‑mode器件的有源区上覆盖耐高温掩膜；电荷隧穿层，形成于所述E‑mode器件和D‑mode器件上；电荷储存层，形成于所述电荷隧穿层上；电荷阻挡层，形成于所述电荷储存层上。本实用新型的氮化镓衬底上反相器和环形振荡器，运用电荷储存层实现E‑mode器件的方式，提出了一种在氮化镓衬底上用直接耦合场效应逻辑实现反相器和环形振荡电路的全新策略。

一种单粒子效应加固的印刷转移GaN/Ga2-202210221675.3
发明人：赵胜雷;舒磊;张进成;刘爽;李同德;苏杰;王亮;赵元富;郝跃 -专利权人：西安电子科技大学;北京微电子技术研究所;北京时代民芯科技有限公司
申请日： 2022-03-09 - 公布日： 2022-06-03 - 主分类号： H01L27/085
摘要：本发明公开了一种单粒子效应加固的印刷转移GaN/Ga2O3Cascode功率器件，低压增强型GaN HEMT的漏极Drain2和高压耗尽型Ga2O3FET的源极Source1相连通，低压增强型GaN HEMT的源极Source2和高压耗尽型Ga2O3FET的栅极Gate1相连通，低压增强型GaN HEMT和高压耗尽型Ga2O3FET之间连通的方式通过将各个外延片结构之间的相互印刷转移，形成单片集成。本发明采用上述结构的一种单粒子效应加固的印刷转移GaN/Ga2O3Cascode功率器件，实现新型的GaN与Ga2O3级联的增强型器件，降低航天系统的复杂度，提升器件的抗辐照能力，提高器件在宇航辐照环境应用下的单粒子烧毁阈值电压。

一种单片集成GaN/Ga2-202210221722.4
发明人：赵胜雷;刘爽;张进成;舒磊;赵杜钧;李同德;王亮;赵元富;郝跃 -专利权人：西安电子科技大学;北京微电子技术研究所;北京时代民芯科技有限公司
申请日： 2022-03-09 - 公布日： 2022-06-03 - 主分类号： H01L27/085
摘要：本发明公开了一种单片集成GaN/Ga2O3的Cascode增强型抗单粒子烧毁器件，包括Ga2O3FET结构和设置在所述Ga2O3FET结构右侧的GaN HEMT结构，Ga2O3FET结构和GaN HEMT结构均设置在衬底上，GaN HEMT结构和Ga2O3FET结构之间设置有第一钝化层；Ga2O3FET结构自下而上依次包括Ga2O3缓冲层和Ga2O3沟道层，Ga2O3沟道层的上方从左至右依次设置有第一源极、第一栅极和第一漏极；GaN HEMT结构自下而上依次包括AlN成核层、GaN缓冲层和AlGaN势垒层，AlGaN势垒层的上方从左至右依次设置有第二源极、p‑GaN层和第二漏极，p‑GaN层的上方设置有第二栅极。本发明采用上述结构实现了新型Ga2O3的增强型器件，降低了宇航系统的重量和复杂度，增加了器件的可靠性，提高了器件在宇航辐照环境应用下的单粒子烧毁阈值电压。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]集成晶体管器件及形成其的方法在审

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