[发明专利]FPGA及深度残差网络实现方法、系统、计算机介质

摘要

本申请公开了一种PFGA及深度残差网络实现方法、系统、计算机介质，其中，深度残差网络实现系统借助权重缓冲模块、特征数据缓冲模块、内存读取模块、Winograd变换模块、卷积模块、标准化模块、残差模块、激活模块、最大池化模块及内存写回模块在FPGA实现了深度残差网络，由于FPGA低延迟和低功耗的特点，借助FPGA实现的深度残差网络也具有低延迟和低功耗的特点，相应的，适用性较好。本申请提供的一种FPGA及深度残差网络实现方法、计算机可读存储介质也解决了相应技术问题。

主权项

1.一种深度残差网络实现系统，其特征在于，应用于FPGA，包括：权重缓冲模块，用于缓存与所述FPGA连接的主机端设备发送的权重数据；特征数据缓冲模块，用于缓存所述主机端设备发送的特征数据和内存写回模块发送的数据；内存读取模块，用于在每个运算时刻，在所述权重缓冲模块中读取目标权重数据，在所述特征数据缓冲模块中读取目标特征数据；Winograd变换模块，用于对所述目标权重数据和所述目标特征数据进行Winograd变换，得到变换权重数据和变换特征数据；以及对卷积模块的卷积运算结果进行Winograd变换，得到变换结果；所述卷积模块，用于对所述变换权重数据和所述变换特征数据进行卷积运算，得到卷积运算结果；标准化模块，用于对所述变换结果进行标准化处理，得到标准化处理结果；残差模块，用于读取所述特征数据缓冲模块中的第一特征数据，并对所述标准化处理结果和所述第一特征数据进行加和，得到残差处理结果；激活模块，用于对所述残差处理结果进行激活处理，得到激活处理结果；最大池化模块，用于对所述激活处理结果进行最大池化处理，得到最大池化处理结果；所述内存写回模块，用于将所述最大池化处理结果写回所述特征数据缓冲模块。