[发明专利]三维堆叠的环栅晶体管及其制备方法有效

申请号：	201910027040.8	申请日：	2019-01-11
公开（公告）号：	CN111435641B	公开（公告）日：	2022-06-24
发明（设计）人：	刘强;俞文杰;任青华;陈治西;刘晨鹤;赵兰天;陈玲丽;王曦	申请（专利权）人：	中国科学院上海微系统与信息技术研究所
主分类号：	H01L21/335	分类号：	H01L21/335;H01L29/775;H01L29/423;B82Y10/00;B82Y40/00
代理公司：	上海泰博知识产权代理有限公司 31451	代理人：	钱文斌
地址：	200050 ***	国省代码：	上海;31
权利要求书：	查看更多	说明书：	查看更多
摘要：	本发明提供一种三维堆叠的环栅晶体管及其制备方法，方法包括：1)提供SOI衬底，其绝缘层中形成有凹槽；2)形成悬空并横跨于凹槽上且向上堆叠的半导体纳米线结构；3)对半导体纳米线结构进行圆化及减薄；4)于半导体纳米线表面形成全包围式的栅介质层及栅电极层；5)以栅电极层为掩膜，离子注入以形成源区及漏区；6)去除栅电极层包围以外的栅介质层；7)于源区及漏区形成源电极及漏电极。本发明采用栅电极层作为掩膜进行源区及漏区的自对准注入，可有效提高工艺稳定性以及注入精度。本发明在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。本发明可有效提高器件的集成度。
搜索关键词：	三维堆叠晶体管及其制备方法
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摘要：本发明公开了一种Si离子注入掺杂制造的GaN HEMT器件的制造方法，属于半导体器件技术领域，包括以下步骤，生长GaN HEMT器件的基本结构GaNHEMT器件的基本结构包括衬底以及在衬底上依次外延生长的缓冲层、沟道层、AlGaN势垒层；在AlGaN势垒层外表面采用PECVD技术生长SiO2保护层；在AlGaN势垒层的上表面进行Si离子注入形成Si离子注入层；高温退火Si离子注入层至Si+激活；在AlGaN势垒层上沉积源漏欧姆接触金属；采用离子注入隔离的方式实现器件间隔离，在SiO2保护层上光刻出栅极图形，淀积栅金属，通过PECVD生长SiO2隔离保护层之后采用离子注入与高温退火的方式在AlGaN势垒层形成Si+掺杂，增加二维电子气的浓度，降低导通电阻，减小功耗，提高器件性能。

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摘要：本发明涉及半导体器件技术领域，特别涉及一种氮化镓电流孔径垂直型电子器件的制备方法。通过在氮化镓单晶衬底中形成缺陷层，以及在氮化镓单晶衬底的存在预设间隔距离的两个预设区域分别制备一个电流阻挡结构；电流阻挡结构的材料包括介质材料和超宽禁带材料；将氮化镓单晶衬底的顶部与支撑衬底进行键合，并依次进行退火剥离和抛光处理，再依次外延氮化镓沟道层和铝镓氮势垒层和制备电极层。上述制备方法得到的器件具有能够承受较大的击穿电压，不易发生穿通漏电的特点。

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摘要：本发明公开了一种基于无掩膜再生长低阻延伸层的HEMT器件制备方法，包括：在衬底上外延生长N面GaN/AlGaN异质结结构；在所述N面GaN/AlGaN异质结结构的表面定义HEMT器件的源区和漏区并形成源区沟槽和漏区沟槽；低温外延生长n+GaN材料或n+InGaN材料，形成无掩膜再生长低阻延伸层；制作器件隔离区；形成源电极和漏电极；形成钝化层；形成栅极凹槽；表面沉积介质层；基于所述栅极凹槽制作浮空T型栅，得到制备完成的HEMT器件。本发明制备出的HEMT器件能够用于6G太赫兹频段。

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摘要：本发明公开了一种GaN基HEMT器件及其制作方法。所述制作方法包括制作形成异质结的步骤以及制作与异质结配合的源极、漏极的步骤，异质结中形成有二维电子气，源极与漏极能够通过二维电子气电连接；以及还包括直接在异质结上低温原位生长绝缘层的步骤以及直接在绝缘层上原位生长第三半导体的步骤，第三半导体能够将位于其下方的二维电子气耗尽；以及，制作与第三半导体配合的栅极。本发明提供的制作方法在生长形成异质结后，降低温度，直接在异质结上低温原位生长绝缘层，可避免材料的二次污染、减小界面态密度，且能够形成无定形结构的绝缘层、消除绝缘层材料的自发极化和压电极化，对器件其它结构的生长不会造成污染。

一种硅基氮化镓HEMT器件及其制备方法-202310736872.3
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申请日： 2023-06-20 - 公布日： 2023-09-05 - 主分类号： H01L21/335
摘要：本公开涉及一种硅基氮化镓HEMT器件及其制备方法，该方法包括：对N型导电碳化硅衬底进行离子注入；对离子注入后的N型导电碳化硅衬底的表面进行绝缘处理，得到绝缘处理后的N型导电碳化硅衬底；获取硅衬底；将硅衬底与绝缘处理后的N型导电碳化硅衬底进行键合，对键合后的复合衬底进行剥离处理，得到复合硅基衬底；对复合硅基衬底的表面进行绝缘处理，得到绝缘处理后的复合硅基衬底；于绝缘处理后的复合硅基衬底的表面外延氮化镓薄膜；于氮化镓薄膜的表面制备HEMT器件层，得到硅基氮化镓HEMT器件。本公开的硅基氮化镓HEMT器件制备方法，不仅可以降低制备成本，还可以扩大硅基氮化镓HEMT器件的尺寸。

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摘要：本发明提供一种HEMT器件及其制备方法，该HEMT器件包括衬底、叠层结构、第一介电层、栅导电层、第二介电层、漏极接触孔、栅极接触孔、漏极、栅极及源极，其中，衬底中设有沟槽；叠层结构包括沟道层和势垒层且覆盖沟槽显露表面及衬底上表面；第一介电层填充沟槽并覆盖叠层结构，且其中设有栅极孔；栅导电层填充栅极孔；第二介电层覆盖第一介电层与栅导电层；漏极接触孔贯穿第二介电层且底面至少显露衬底上方的势垒层，栅极接触孔贯穿第二介电层且显露出栅导电层；漏、栅极分别填充漏、栅极接触孔；源极与衬底和沟道层电连接。本发明于内壁倾斜的沟槽中形成叠层结构，并于沟槽底部形成源极，衬底上方形成漏极，降低器件单位面积导通电阻。

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摘要：本发明涉及垂直GaN器件技术领域，公开了一种用于GaN器件的P型接触层制作方法和垂直GaN器件，本发明的方法通过在n‑GaN层生长完成后在n‑GaN层上制作掩膜层，然后依次刻蚀掩膜层和n‑GaN层，从而在n‑GaN层上制作沉积槽，最后在沉积槽中制作PGaN层以及在PGaN层上注入离子，从而能有效解决现有垂直GaN器件的PGaN层被掩盖在外延结构内而无法被活化的问题；另外本发明是在位生长PGaN层，易于控制。

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摘要：本发明公开了一种双沟槽MOSFET器件及其提高耐压能力的制备方法，所述方法包括：刻蚀源极沟槽；在位于元胞区的源极沟槽的开口处填充第一氧化层；在所述第一氧化层上方掺杂金属电极。所制备出的双沟槽MOSFET器件包括：源极沟槽；第一氧化层，位于元胞区的源极沟槽的开口处上方；金属电极，位于所述第一氧化层上方。本发明通过在元胞区的源极沟槽的开口处上方掺杂氧化物形成第一氧化层，使得源极沟槽与金属电极不会直接接触，在不需要额外增加成本的情况下，提高了双沟槽MOSFET器件的耐压能力。

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摘要：本申请涉及隔离式III‑N族半导体装置。本描述的实例包含一种半导体装置，其具有：衬底(22)；低缺陷层(32)，其经形成在相对于所述衬底(22)的固定位置中；及势垒层(34)，其包含形成在所述低缺陷层(32)上的III‑N族半导体材料且在所述低缺陷层(32)中形成电子气体。所述装置还具有：源极接触件(52)；漏极接触件(54)；及栅极接触件(56)，其用于接收电势，所述电势用于调整所述电子气体中及所述源极接触件与所述漏极接触件之间的导电路径。最后，所述装置具有所述势垒层(34)与所述衬底(22)之间的单侧PN结(22/24)。

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摘要：本发明提供一种阈值调整式GaN器件及其制备方法，通过对所述GaN帽层的表面处理，在所述GaN帽层的表面形成含Ga‑O键的所述调节膜层，改变栅极区的2DEG，使2DEG减少，所述GaN沟道层的表面势升高，改变GaN器件的阈值。本发明制备工艺可实施性较强，且可避免刻蚀对势垒层的离子损伤，进一步的，通过对表面处理工艺的控制，可便捷的改变阈值大小，实现多阈值GaN器件的制备。

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半导体结构及其制备方法-202310547943.5
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申请日： 2023-05-15 - 公布日： 2023-08-29 - 主分类号： H01L21/335
摘要：本公开提供一种半导体结构及半导体结构的制备方法。该半导体结构的制备方法可以包括：形成外延结构，所述外延结构包括层叠设置的衬底、沟道层以及势垒层；所述外延结构包括待改性区；所述沟道层和所述势垒层的材料选自Ⅲ‑Ⅴ族化合物；采用飞秒激光照射所述待改性区；采用清洗液对经过照射的外延结构进行清洗；在预设温度下通过蚀刻液对经过清洗后的外延结构进行刻蚀，以在所述外延结构上形成隔离槽。本公开能够降低成本。

形成具有栅极的电子器件的方法-201811100138.3
发明人：吉田智洋;市川弘之 -专利权人：住友电气工业株式会社
申请日： 2018-09-20 - 公布日： 2023-08-29 - 主分类号： H01L21/335
摘要：本发明披露了一种形成电极器件中的栅极的方法。该方法包括以下步骤：在氮化物半导体层上沉积绝缘膜；在绝缘膜上形成具有开口的光刻胶，该开口对应于栅极；利用光刻胶作为蚀刻掩模，在绝缘膜中形成凹陷，该凹陷在绝缘膜中留下剩余部分；在氧等离子体中使光刻胶曝光；烘烤光刻胶以使其开口的边缘钝化；利用经过钝化的光刻胶作为蚀刻掩模，蚀刻绝缘膜的剩余部分；形成栅极以使其通过绝缘膜中的开口而与半导体层直接接触。

一种氮化镓高电子迁移率晶体管的制备方法-202310678551.2
发明人：欧欣;石航宁;游天桂;伊艾伦;刘旭冬 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2023-06-09 - 公布日： 2023-08-25 - 主分类号： H01L21/335
摘要：本发明涉及半导体器件技术领域，特别涉及一种氮化镓高电子迁移率晶体管的制备方法。该制备方法包括先对氮化镓单晶衬底的顶面进行氧化处理，以形成氧化镓层，并通过离子注入，以及剥离转移、抛光工艺得到抛光后结构，在抛光后结构的氮化镓层上依次生长氮化镓沟道层和铝镓氮势垒层，得到第一结构；在第一结构的顶面制备源电极、漏电极和栅电极。上述制备方法得到的氮化镓高电子迁移率晶体管具有器件的击穿电压高、防漏电性能好和散热能力强的特点。

一种外延片制备方法及其外延片、高电子迁移率晶体管-202310745389.1
发明人：刘春杨;吕蒙普;胡加辉;金从龙;顾伟 -专利权人：江西兆驰半导体有限公司
申请日： 2023-06-25 - 公布日： 2023-08-25 - 主分类号： H01L21/335
摘要：本发明提供一种外延片制备方法及其外延片、高电子迁移率晶体管，所述方法包括提供一硅衬底；以氮气为载气，同时通入GeCl4和TMAl对所述硅衬底进行预处理形成Ge‑Al预铺层；依次在所述Ge‑Al预铺层上生长第一缓冲层、第二缓冲层、高阻缓冲层、沟道层、插入层、势垒层以及盖帽层。本发明解决了现有技术中在提高外延片击穿电压的时容易存在后续缓冲层表面形貌恶化、翘曲以及开裂的问题。

一种基于增强型器件的自终止刻蚀方法及器件-202111355438.8
发明人：邱慧嫣;陈兴;王东;吴勇;黄永;陈瑶;林长志;李彦佐;谢雨峰 -专利权人：西安电子科技大学芜湖研究院
申请日： 2021-11-16 - 公布日： 2023-08-25 - 主分类号： H01L21/335
摘要：本发明公开了一种基于增强型器件的自终止刻蚀方法，涉及半导体技术领域，通过上述方法获得了器件，该器件包括自下而上依次排布的衬底、AlN成核层、GaN缓冲层、GaN沟道层、AlN插入层、AlGaN势垒层、MgO层以及p‑GaN层，分布于两端的漏电极和源电极，设置于p‑GaN层顶部的栅电极，设置于p‑GaN层与漏电极之间的钝化层以及设置于GaN沟道层与AlN插入层之间的二维电子气，本发明中p‑GaN的表面粗糙度以及AlGaN势垒层过刻蚀的问题均得到有效改善，经过工艺的优化，AlGaN/GaN异质结的结晶质量也会有所改善，而且具备重复性好的特点，同时结合器件HEMT原有的高阈值电压、高击穿电压、高电流密度、以及优良的夹断特性。

一种基于硅衬底的新型HEMT器件的制备方法及器件-202111397485.9
发明人：陈瑶;陈兴;王东;吴勇;黄永;李彦佐;林长志;邱慧嫣;谢雨峰 -专利权人：西安电子科技大学芜湖研究院
申请日： 2021-11-23 - 公布日： 2023-08-25 - 主分类号： H01L21/335
摘要：本发明公开了一种基于硅衬底的新型HEMT器件的制备方法，涉及半导体技术领域，通过上述方法获得了器件，该器件包括衬底、AlN成核层、超晶格缓冲层、UID‑GaN层、GaN缓冲层、掺硅的AlGaN背势垒层、GaN沟道层、第二AlGaN势垒层、GaN沟道层、第一AlGaN势垒层、栅介质层、漏电极、源电极、栅极以及Si3N4钝化层，GaN缓冲层由UID‑GaN、掺碳GaN和掺铁GaN薄层周期性循环生长而成，本发明在AlGaN/GaN异质结外延过程中采用超晶格作为底层缓冲层，可以减少GaN材料与Si衬底的晶格不匹配，此外，通过在超晶格缓冲层上刻蚀大于或等于6个凹孔并在凹孔内填充UID‑GaN，可以进一步减少GaN材料与Si衬底晶格不匹配产生的应力，同时又能减少Si衬底外延时的翘曲以及电流崩塌，从而提高AlGaN/GaN HEMT器件的横向击穿电压。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造

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[发明专利]三维堆叠的环栅晶体管及其制备方法有效

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