[发明专利]半导体器件及其制造方法在审

专利信息
申请号: 201811494037.9 申请日: 2018-12-07
公开(公告)号: CN111009575A 公开(公告)日: 2020-04-14
发明(设计)人: 周洛龙 申请(专利权)人: 现代自动车株式会社;起亚自动车株式会社
主分类号: H01L29/423 分类号: H01L29/423;H01L29/78;H01L29/808;H01L21/04;H01L21/336
代理公司: 北京康信知识产权代理有限责任公司 11240 代理人: 陈鹏;李静
地址: 韩国*** 国省代码: 暂无信息
权利要求书: 查看更多 说明书: 查看更多
摘要: 发明公开了半导体器件及其制造方法。根据本发明的示例性实施方式的半导体器件包括:n‑型外延层,布置在衬底的第一表面上;p型区,布置在n‑型外延层上;n+型区,布置在p型区上;栅极,布置在n‑型外延层上;氧化膜,布置在栅极上;源电极,布置在氧化膜和n+型区上;以及漏电极,布置在衬底的第二表面上。栅极包括PN结部分。
搜索关键词: 半导体器件 及其 制造 方法
【主权项】:
暂无信息
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于现代自动车株式会社;起亚自动车株式会社,未经现代自动车株式会社;起亚自动车株式会社许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/patent/201811494037.9/,转载请声明来源钻瓜专利网。

同类专利
  • 晶体管结构及其制造方法-202210386850.4
  • 蔡明桦;张维轩;郭晋佳 - 联华电子股份有限公司
  • 2022-04-13 - 2023-10-27 - H01L29/423
  • 本发明提供一种晶体管结构及其制造方法。上述晶体管结构包括基底、第一栅极、第二栅极、第一栅介电层与第二栅介电层。第一栅极与第二栅极位于基底上。第一栅介电层位于第一栅极与基底之间。第一栅介电层具有单一厚度。第二栅介电层位于第二栅极与基底之间。第二栅介电层具有多种厚度。第一栅介电层的最大厚度相同于第二栅介电层的最大厚度。上述晶体管结构可降低工艺复杂度。
  • 减少等离子体引起的损坏的工艺-202310845581.8
  • 李建恒;赵来;翟羽佳;崔寿永 - 应用材料公司
  • 2018-09-27 - 2023-10-27 - H01L29/423
  • 本文所描述的实施方式提供了薄膜晶体管(TFT)和工艺以减少在TFT中的等离子体引起的损坏。在一个实施方式中,缓冲层设置在衬底上方,并且半导体层设置在所述缓冲层上方。栅介质层设置在所述半导体层上方。所述栅介质层在界面处接触所述半导体层。栅电极204设置在所述栅介质层上方。所述栅介质层具有约5e10cm2eV‑1至约5e11cm‑2eV‑1的Dit和约0.10V至约0.30V的磁滞以改善所述TFT的性能能力,同时具有在约6MV/cm与约10MV/cm之间的击穿场。
  • 异质结双极晶体管结构及其形成方法-202310859897.2
  • 邹道华;高谷信一郎;刘昱玮 - 常州承芯半导体有限公司
  • 2023-07-13 - 2023-10-27 - H01L29/423
  • 一种异质结双极晶体管结构及其形成方法,涉及半导体制造技术领域,其结构包括:基底;位于基底上的集电层、基层和发射层;位于发射层上的发射电极;位于集电层上的集电极;基电极,基电极包括若干指部,若干指部分别与基层电连接;钝化结构,钝化结构暴露出发射电极的部分顶部表面、集电极的部分顶部表面、相邻发射层之间的指部的部分顶部表面;互连金属层,互连金属层分别发射电极、指部以及集电极电连接。通过省去了基电极的端部,基层无需为基电极的端部提供放置位置,可以有效减小基层的面积,进而减小基层与集电层之间形成的PN结的面积。由于基层中去除了为基电极的端部提供放置且不能够贡献电流的部分,能够有效提升器件结构的利用效率。
  • 后段工艺线宽为0.5um的铝栅CMOS器件-202321176542.5
  • 蔡荣怀;陈孟邦;李泉福 - 丰原科技(平潭)有限公司
  • 2023-05-16 - 2023-10-27 - H01L29/423
  • 本实用新型公开了一种后段工艺线宽为0.5um的铝栅CMOS器件,所述铝栅CMOS器件中,前段工艺线宽为0.8um、即铝栅CMOS管的工艺线宽为0.8um,后段工艺使用小线宽工艺,即制备金属层、接触孔时的工艺线宽为0.5um,从而可提高铝栅CMOS器件的集成度,所述铝栅CMOS器件制备时不增加光刻次数,采用所述铝栅CMOS器件的芯片能缩小20%左右的面积,降低芯片成本。此外,所述铝栅CMOS器件中的接触孔位于介质层中的部分为锥台形,使得接触孔位于0.8um工艺线宽的铝栅CMOS管上的底部尺寸较大,可减小接触不良、防止源漏接触电阻变大。
  • 一种全铁电晶体管、制作方法及电子设备-202210332164.9
  • 江安全;孙杰;唐文涛;赵俊峰;罗时江;谢雨农 - 华为技术有限公司;复旦大学
  • 2022-03-30 - 2023-10-24 - H01L29/423
  • 本申请提供一种全铁电晶体管、制作方法及电子设备,涉及集成电路技术领域,用于提高晶体管中电畴的翻转速度和晶体管的导通速度。该全铁电晶体管包括:铁电基底,以及位于该铁电基底上的铁电凸块、源电极、漏电极和栅电极;其中,该源电极和该漏电极位于该铁电凸块的第一侧面,该栅电极位于该铁电凸块的且与该第一侧面相背的第二侧面;该铁电凸块包括具有该第一侧面的第一界面层、具有该第二侧面的第二界面层、以及位于该第一界面层和该第二界面层之间的第三界面层,该第一界面层和该第二界面层均具有易失性的第一电畴,该第三界面层具有非易失性的第二电畴。
  • 半导体结构及其形成方法-202210367707.0
  • 于海龙;苏博 - 中芯国际集成电路制造(天津)有限公司;中芯国际集成电路制造(上海)有限公司
  • 2022-04-08 - 2023-10-24 - H01L29/423
  • 一种半导体结构及其形成方法,方法包括:提供基底,基底上形成有栅极结构,栅极结构露出的基底顶部形成有层间介质层;去除部分栅极结构,形成由剩余栅极结构和层间介质层围成的沟槽,沟槽包括第二沟槽以及位于第二沟槽上且与第二沟槽相连通的第一沟槽,以与栅极结构的延伸方向相垂直且平行于基底表面的方向为横向,第一沟槽的横向尺寸大于第二沟槽的横向尺寸;在第二沟槽的底部和侧壁、第一沟槽的底部形成研磨停止层;在层间介质层中形成栅极开口;在栅极开口中形成器件栅极结构;以第一沟槽中的研磨停止层的顶部作为停止位置,对高于研磨停止层顶部的器件栅极结构进行平坦化处理。降低器件栅极结构高度不一致的概率。
  • 半导体器件及其制备方法、应用方法-202210363740.6
  • 蔡宜霖 - 芯恩(青岛)集成电路有限公司
  • 2022-04-08 - 2023-10-24 - H01L29/423
  • 本申请公开了一种半导体器件及其制备方法、应用方法,包括提供半导体衬底,在半导体衬底上形成外延层,在外延层内形成第一沟槽,在第一沟槽内形成栅极结构,第一沟槽以外的外延层内形成阱区和源极区,其中,栅极结构包括功能介质区和栅极区,功能介质区形成于第一沟槽的内壁表面,并自第一沟槽的内壁向中心方向依次包括电荷隧穿层、电荷存储层及电荷阻挡层,栅极区形成于电荷阻挡层上并将第一沟槽填充完全。通过在第一沟槽内形成栅极结构,利用功能介质区的电荷储存能力,在沟道内产生感应电荷,增强源极区和漏极区之间的反偏效果,降低沟道漏源漏电,同时,功能介质区的电荷储存能力有利于扩大半导体器件的阈值电压范围,提高半导体器件的性能。
  • 一种碳化硅沟槽栅MOSFET的制备方法-202311182072.8
  • 胡舜涛;刘桂新;李防化;顾海彬 - 凌锐半导体(上海)有限公司
  • 2023-09-14 - 2023-10-24 - H01L29/423
  • 本发明属于半导体技术领域,公开了一种碳化硅沟槽栅MOSFET的制备方法。本发明将P型外延作为MOSFET的P阱,省去了传统方法的P阱的高温铝注入,节约高温离子注入产能。P型外延同时作为保护沟槽底部栅氧的深P阱,深P阱的深度由P型外延的厚度决定,突破传统高温高能注入设备的能力的限制。外延的厚度增加使得深P阱的深度增加,有效降低了沟槽底部的电场强度,保护沟槽底部栅氧,提高栅氧可靠性。
  • 半导体结构及其形成方法-202010286322.2
  • 蔡巧明;李洋 - 中芯国际集成电路制造(北京)有限公司;中芯国际集成电路制造(上海)有限公司
  • 2020-04-13 - 2023-10-24 - H01L29/423
  • 本申请提供半导体结构及其形成方法,所述半导体结构包括:半导体衬底,所述半导体衬底包括阱区,所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构;栅极结构,位于所述第三隔离结构之间的半导体衬底上,所述栅极结构包括栅极,所述栅极包括沿沟道宽度方向交替排布的栅极层以及反型抑制层,其中,所述反型抑制层位于所述隔离结构靠近所述栅极结构的边界上方,所述反型抑制层的类型与所述阱区的类型相同。所述反型抑制层可以提高沟道边缘的阈值电压,从而降低所述边界处的沟道漏电,并且不会影响整体器件的阈值电压和器件开启时的电流。
  • 沟槽栅器件的栅极串联电阻-202010326494.8
  • 李昊 - 上海华虹宏力半导体制造有限公司
  • 2020-04-23 - 2023-10-24 - H01L29/423
  • 本发明公开了一种沟槽栅器件的栅极串联电阻,沟槽栅器件的有源区中形成有多个并联的沟槽栅,沟槽栅包括第一沟槽和形成于第一沟槽内的栅氧化层和多晶硅栅;多晶硅栅通过对应的栅极总线连接到栅极焊盘;栅极总线包括多级,所需的栅极串联电阻设置在两级相邻的栅极总线之间并实现两级栅极总线之间的连接,栅极串联电阻包括第二沟槽、形成于第二沟槽内的隔离氧化层和多晶硅电阻;多晶硅栅通过顶部对应的接触孔连接到对应的栅极总线;多晶硅电阻通过顶部对应的接触孔连接到对应的栅极总线。本发明不需要增加额外的光罩来定义栅极串联电阻,从而能降低成本。
  • 氮化镓双向开关器件-202310829685.X
  • 何俊蕾;林志东;林育赐;刘成;徐宁;房育涛;叶念慈 - 湖南三安半导体有限责任公司
  • 2021-09-30 - 2023-10-20 - H01L29/423
  • 一种氮化镓双向开关器件,包括基底,包括有源区和终端区;基底包括:衬底、外延层;外延层包括叠设的第一半导体叠层和第二半导体层,两者之间具有二维电子气;第一电极和第二电极,间隔设置在第二半导体层的表面上;两个栅极,间隔设置在第一电极和第二电极之间;第一级场板介质层,设置在第二半导体层上;两个第一级场板金属,设置在场板介质层上,间隔设置于两个栅极之间,两个第一场板金属中,靠近一个栅极的一个第一级场板金属到对应的栅极的距离与靠近另一个栅极的另一第一级场板金属到对应的栅极的距离相等;两个第一级场板金属沿栅极的延伸方向从有源区延伸至终端区,并在终端区通过第一互连金属进行连接。该器件能够提高器件耐压。
  • 高可靠性沟槽型碳化硅MOSFET器件及其制造方法-202310450705.2
  • 张跃;张腾;柏松;黄润华;杨勇 - 南京第三代半导体技术创新中心有限公司;南京第三代半导体技术创新中心
  • 2023-04-25 - 2023-10-20 - H01L29/423
  • 本发明公开了一种高可靠性沟槽型碳化硅MOSFET器件及其制造方法,方法包括:形成第一沟槽;生长第二导电类型外延层,第二导电类型外延层填充于第一沟槽内作为第二导电类型屏蔽区,第二导电类型外延层覆盖于第一导电类型外延层的区域作为第二导电类型阱区;于第二导电类型阱区之中形成第一导电类型源区;于第一导电类型外延层中形成栅极沟槽。本发明在形成第一沟槽后,通过外延回填工艺,于一步工艺内形成第二导电类型阱区和第二导电类型屏蔽区,第二导电类型屏蔽区深度明显大于栅极沟槽的深度,可以有效减小关断状态下栅极沟槽内部栅介质承受的电场强度,提高器件可靠性,且降低了槽栅型碳化硅MOSFET器件的工艺复杂性,便于批量生产。
  • 半导体结构及半导体结构的形成方法-202010118554.7
  • 周飞 - 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
  • 2020-02-26 - 2023-10-20 - H01L29/423
  • 一种半导体结构及半导体结构形成方法,方法包括:提供衬底;在衬底上形成初始鳍部结构,初始鳍部结构包括初始第一牺牲层、位于初始第一牺牲层上若干纳米线,相邻纳米线之间具有初始第二牺牲层;在初始鳍部结构延伸方向的两端形成源漏开口,源漏开口暴露出初始鳍部结构的侧壁表面;去除源漏开口暴露出的部分初始第二牺牲层形成第二牺牲层,在相邻纳米线之间的第二牺牲层侧壁形成第一凹槽;在第一凹槽内形成第一侧墙结构,第一侧墙结构暴露出纳米线的侧壁表面,第一侧墙结构包括第一侧墙和位于第一侧墙表面的第二侧墙,第二侧墙和第一侧墙的材料不同;形成第一侧墙结构之后,在源漏开口内形成源漏掺杂层。所述方法形成的半导体结构性能得到提升。
  • 沟槽栅半导体器件及其制造方法-201911000301.3
  • 杨继业;赵龙杰;李昊 - 上海华虹宏力半导体制造有限公司
  • 2019-10-21 - 2023-10-20 - H01L29/423
  • 本发明公开了一种沟槽栅半导体器件,沟槽栅包括形成于半导体衬底中沟槽、形成于所述沟槽的底部表面和侧面的栅氧化层;栅氧化层由第一氧化层和第二氧化层叠加而成;第一氧化层为炉管热氧化层;第二氧化层为PECVD氧化层;栅氧化层具有通过RTA处理的热致密结构;利用沟槽中形成的PECVD氧化层具有底部表面的厚度大于侧面厚度的特性,使栅氧化层具有位于沟槽的底部表面的厚度大于位于沟槽的侧面的厚度的结构。本发明还公开了一种沟槽栅半导体器件的制造方法。本发明能提高器件的BVGSS,同时不影响器件的阈值电压,工艺简单且成本低。
  • 一种降低关断损耗的IGBT芯片及其制作方法-202311158576.6
  • 彭贤春;刘坤;滕渊;刘杰 - 深圳芯能半导体技术有限公司
  • 2023-09-08 - 2023-10-13 - H01L29/423
  • 本发明提供了一种降低关断损耗的IGBT芯片及其制作方法,该IGBT芯片包括顶层金属层、P+发射极、N+发射极、P型体区、CS层、栅极多晶硅、栅极氧化层、N‑Sub、N型场终止区以及P+集电极;其中,所述由栅极多晶硅和栅极氧化层构成的沟槽栅极结构间增加有耗尽栅结构。本发明通过引入耗尽栅结构,当IGBT导通时,耗尽栅中间包围的区域表现为高阻态,在IGBT导通时不提供电流路径;当IGBT关断时,电流路径打开,快速提取器件的空穴,降低IGBT的关断损耗。
  • 半导体装置-201910120874.3
  • 下村纱矢 - 株式会社东芝;东芝电子元件及存储装置株式会社
  • 2019-02-18 - 2023-10-13 - H01L29/423
  • 半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、导电部、栅极电极以及第2电极。导电部隔着第1绝缘部设置在第1半导体区域中。栅极电极在从第1电极朝向第1半导体区域的第1方向上与导电部相分离。栅极电极具有第1部分以及第2部分。第1部分隔着第2绝缘部设置在导电部之上。第1部分的下表面比第2半导体区域与第3半导体区域的界面的下端靠上方。第2部分在与第1方向垂直的第2方向上隔着栅极绝缘膜而与第1半导体区域、第2半导体区域以及第3半导体区域对置。第2部分的第2方向上的位置处于第1部分的第2方向上的位置与第2半导体区域的第2方向上的位置之间。
  • 一种具有非对称结构的晶体管及其制造方法-202310812142.7
  • 申靖浩;李南照 - 深圳市驭灿科技有限公司
  • 2023-07-04 - 2023-10-10 - H01L29/423
  • 本发明涉及晶体管技术领域,尤其涉及一种具有不对称结构的晶体管,该方法包括:硅晶圆,以及设置在所述硅晶圆上的栅极结构、源极结构和漏极结构,且所述栅极结构位于所述源极结构和所述漏极结构之间;所述栅极结构包括栅极氧化层、第一栅极层和第二栅极层,所述栅极氧化层位于所述硅晶圆之上,所述第一栅极层位于所述栅极氧化层之上,所述第二栅极层位于所述第一栅极层之上,其中,所述第一栅极层的长度与所述栅极氧化层的长度一致,所述第二栅极层的长度大于所述第一栅极层的长度。该晶体管实现其非对称结构,简化制造过程中的杂质注入工艺,形成精细化的晶体管,达到晶体管的高压特性,还能满足SOC半导体制造需求。
  • 屏蔽栅MOSTET器件及其制造方法-202310680958.9
  • 石磊 - 上海华虹宏力半导体制造有限公司
  • 2023-06-09 - 2023-10-10 - H01L29/423
  • 本发明公开了一种屏蔽栅MOSTET器件中,有源区中的结构包括:一个以上的第一栅极结构和一个以上的第二栅极结构。第一栅极结构的第一栅极导电材料层连接到栅极,第二栅极结构的第二栅极导电材料层连接到源极;第二栅极结构的第二栅介质层的工艺结构独立于第一栅极结构的第一栅介质层的工艺结构,使第二栅极结构所控制的第二MOSFET单元的开启电压小于第一栅极结构所控制的第一MOSFET单元的开启电压且第二MOSFET单元的开启电压小于体二极管的开启电压,以改善屏蔽栅MOSTET器件的开关特性。本发明还公开了一种屏蔽栅MOSTET器件的制造方法。本发明能降低器件在高频开关过程中的开关损耗,作为开关应用在直流‑直流转换器中能提高转换效率。
  • 一种屏蔽栅功率器件及其制备方法-202310878951.8
  • 高学;柴展;罗杰馨 - 上海功成半导体科技有限公司
  • 2023-07-17 - 2023-10-10 - H01L29/423
  • 本发明提供了一种屏蔽栅功率器件及制备方法,该屏蔽栅功率器件包括:半导体层20;沟槽21,位于所属半导体层20内;屏蔽栅极23,位于所述沟槽21内,所述屏蔽栅极23的上表面低于所述沟槽21的顶面;栅极25,位于所述沟槽21内,且位于所述屏蔽栅极23的上方,与所述屏蔽栅极23具有间距;所述栅极25包括至少2个水平方向设置的子栅极251。本发明的屏蔽栅功率器件,通过将栅极25的结构改进为包含至少2个水平方向间隔设置的子栅极251,减小了栅极25和屏蔽栅极23间的相对面积,从而减小极板间电容Cgs,输入电容减小,开关速度加快,损耗降低。
  • 一种具有自偏栅结构的互补型隧穿晶体管及其制备方法-202210308140.X
  • 方利;邱晨光;彭练矛 - 北京大学
  • 2022-03-27 - 2023-10-10 - H01L29/423
  • 本发明公开了一种具有自偏栅结构的互补型隧穿晶体管及其制备方法。具有一衬底,在上述衬底上具有半导体层、自偏栅介质层以及其上的一主栅结构;自偏栅介质层在左右方向分别水平延伸出主栅结构一个水平延伸部,在水平延伸部具有一高功函数金属层和一低功函数金属层分别构成隧穿晶体管的源极和漏极。本发明将自偏栅与源漏电极直接电学连接起来,自偏栅与源漏电极保持等电势,从而在自偏栅区域引入了静电自掺杂效应。
  • 一种SGT器件的工艺方法及SGT器件-202310849595.7
  • 丁振峰;骆建辉 - 江西萨瑞半导体技术有限公司
  • 2023-07-12 - 2023-10-10 - H01L29/423
  • 本发明提供一种SGT器件的工艺方法及SGT器件,该方法通过提供一N型外延衬底,并在N型外延衬底上刻蚀出第一沟槽,后通过热氧化的方式,在第一沟槽内壁生长第一氧化层,然后填充N型掺杂的多晶硅,并采用CMP技术磨平后回刻,以在第一沟槽内形成屏蔽栅,采用湿法刻蚀技术,将第一沟槽内壁的第一氧化层刻蚀预设深度,随后通过热氧化的方式,在第二沟槽内壁生长预设厚度的第二氧化层,将P型掺杂的多晶硅和N型掺杂的多晶硅依次沉积于第二沟槽内,并采用CMP技术磨平,最终在阱掺杂后,进行高温退火,以得到具有高击穿电压的SGT器件。
  • 一种高阈值电压高迁移率凹槽栅MOSFET的制备方法-201610868777.9
  • 李柳暗;刘扬 - 中山大学
  • 2016-09-30 - 2023-10-10 - H01L29/423
  • 本发明涉及半导体外延工艺的技术领域,更具体地,涉及一种高阈值电压高迁移率凹槽栅MOSFET的制备方法。包括下述步骤:首先提供具有低铝组分AlGaN/GaN/高铝组分AlGaN叠层势垒层的异质结材料,在所述材料表面沉积一层介质层作为掩膜层,采用光刻显影技术及湿法腐蚀去除栅极区域介质层,实现对掩膜层的图形化,利用干湿法结合将栅极区域的顶层高铝组分AlGaN去除而获得凹槽,GaN薄层作为湿法刻蚀终止层去除凹槽表面损伤,保留的低铝组分AlGaN势垒层能实现高沟道迁移率及高阈值电压。沉积p型氧化物作为栅极对阈值电压进行进一步调控。最后在两端形成源极和漏极区域并覆盖金属形成源极和漏极。本发明工艺简单,可以很好地解决传统干法刻蚀凹槽时对栅极区域造成的损伤,同时可以形成低二维电子气浓度的沟道,从而在提高沟道迁移的同时获得高的阈值电压。
  • 降低沟槽MOSFET器件电容的结构-202321136432.6
  • 滕支刚 - 江苏临德半导体有限公司
  • 2023-05-11 - 2023-10-03 - H01L29/423
  • 本实用新型提供一种降低沟槽MOSFET器件电容的结构,包括第一导电类型衬底,在第一导电类型衬底上设有第一导电类型外延层;在第一导电类型外延层中设有第一类沟槽,第一类沟槽位于器件的元胞区;在第一类沟槽的底部设有厚氧化层和栅极氧化层,第一类沟槽的侧壁设有栅极氧化层;第一类沟槽中填充有导电多晶硅;第一类沟槽中的导电多晶硅作为栅极多晶硅;在元胞区,第一导电类型外延层上部形成自下而上分布的第二导电类型阱区和重掺杂的第一导电类型源区;所述栅极多晶硅的顶部低于第一类沟槽的顶部,但高于第一导电类型源区的底部;所述栅极多晶硅的底部低于第二导电类型阱区的底部;本申请能够降低沟槽MOSFET器件的电容。
  • 多维栅控高线性N面GaN基射频功率器件及其制备方法-202310729525.8
  • 宓珉瀚;温馨怡;周雨威;龚灿;王鹏飞;马晓华;郝跃 - 西安电子科技大学
  • 2023-06-19 - 2023-09-29 - H01L29/423
  • 本发明公开了一种多维栅控高线性N面GaN基射频功率器件及其制备方法,包括:衬底,依次设置于衬底上的缓冲层、势垒层和沟道层;源极和漏极,位于沟道层上,源极和漏极间隔设置;氮化硅层,位于沟道层上,且位于源极和漏极之间,氮化硅层包括栅脚区域,栅脚区域暴露出沟道层;沟道阵列结构,沟道阵列结构的投影位于栅脚区域,沟道阵列结构包括多个间隔排布的刻蚀部分,刻蚀部分由刻蚀掉至少部分沟道层形成,或由刻蚀掉沟道层和至少部分势垒层形成;沿垂直于衬底的方向,刻蚀部分的投影为矩形或梯形;栅极,覆盖于沟道阵列结构上、以及部分氮化硅层上。本发明能够提供高频、高线性N面GaN基Fin/Fin‑like HEMT器件。
  • 半导体超结功率器件-202210281110.4
  • 王鹏飞;刘磊;袁愿林;王睿 - 苏州东微半导体股份有限公司
  • 2022-03-21 - 2023-09-29 - H01L29/423
  • 本发明实施例提供的一种半导体超结功率器件,包括:n型漏区;位于所述n型漏区之上的n型漂移区;若干个p型柱,所述p型柱与所述n型漂移区之间形成电荷平衡结构;所述p型柱顶部设有第一p型体区,所述第一p型体区内设有第一n型源区;部分相邻的所述第一p型体区之间设有一个第一栅沟槽,所述第一栅沟槽内设有第一栅介质层和第一栅极;剩余的相邻的所述第一p型体区之间设有至少两个第二栅沟槽,所述第二栅沟槽内均设有第二栅介质层和第二栅极。本发明可以调节半导体超结功率器件的栅漏电容的变化曲线,降低由栅漏电容突变引起的栅极电压震荡。
  • 碳化硅器件及其制造方法-202210280761.1
  • 范让萱;缪进征;王鹏飞 - 苏州东微半导体股份有限公司
  • 2022-03-21 - 2023-09-29 - H01L29/423
  • 本发明实施例提供的一种碳化硅器件,包括:n型碳化硅层;位于所述n型碳化硅层内的若干个栅沟槽;位于所述栅沟槽内的一侧的第一栅极,位于所述栅沟槽内的另一侧的第二栅极,所述第一栅极和所述第二栅极通过栅介质层与所述n型碳化硅层隔离;位于所述n型碳化硅层内且介于相邻的所述栅沟槽之间的p型体区;位于所述p型体区内的n型源区;位于所述n型碳化硅层内且靠近所述第二栅极一侧并与所述p型体区连接的p+区域,所述p+区域从所述栅沟槽的侧壁位置处延伸至所述栅沟槽的底部。本发明能够有效降低栅沟槽底部拐角处的电场强度,提高碳化硅器件的可靠性。
  • 具有曲面栅极沟槽的SiC MOSFET元胞结构、器件及制备方法-202310882946.4
  • 马鸿铭;张文渊;王哲 - 北京昕感科技有限责任公司
  • 2023-07-19 - 2023-09-29 - H01L29/423
  • 本发明涉及一种具有曲面栅极沟槽的SiC MOSFET元胞结构、器件及制备方法,属于半导体器件技术领域。该元胞结构包括:依次堆叠的N++型SiC衬底和N‑型SiC漂移层;截面形状为半圆的栅极沟槽;对称设置在元胞结构两侧的源极沟槽;对称设置在所述栅极沟槽两侧的堆叠结构。本发明提供的元胞结构、器件及制备方法,相对于传统双沟槽SiC MOSFET结构可减小拐角处电场集中效应的影响,降低栅介质层中的电场峰值,提升栅介质层的可靠性;可实现略长的沟道长度,提升器件的开关可靠性,更适用于大功率系统;可提升源极沟槽P+型屏蔽层的效率,在不显著影响导通电阻的情况下有效提升栅介质层可靠性及器件动态特性。
  • 半导体装置-202310105330.6
  • 中村研贵;塚田能成;小堀俊光;前田康宏;米田真也;根来佑树 - 本田技研工业株式会社
  • 2023-02-13 - 2023-09-26 - H01L29/423
  • 本发明提供一种半导体装置。半导体装置(10)具备:n+源极层(18)及源电极(12);n漂移层(16)及漏电极(11);以及具有将n+源极层(18)与n漂移层(16)分隔的沟道部(17b)的p基极层(17)。半导体装置(10)具备隔着栅极氧化膜(15)与n+源极层(18)、沟道部(17b)及n漂移层(16)分别相邻的栅极n层(19)及栅极p层(20)。栅极n层(19)与栅极p层(20)沿着n+源极层(18)、沟道部(17b)及n漂移层(16)顺次排列的方向相邻。半导体装置(10)具备与栅极p层(20)接合的第一栅电极(13)和与栅极n层(19)接合的第二栅电极(14)。
专利分类
×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

400-8765-105周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top