[发明专利]一种基于TDPL逻辑的全加器

摘要

本发明公开了一种基于TDPL逻辑的全加器，包括两个异或门、三个与非门和六个缓冲器，每个异或门和每个与非门的工作逻辑分别为三相双轨预充逻辑，全加器在一个周期内实现一次求值运算，当放电控制信号和预充控制信号进入低电平时，全加器进入预充阶段，当求值信号由低电平变为高电平时，全加器实现求值运算，当放电控制信号由低电平变为高电平时，全加器进入放电状态；优点是通过三相双轨预充逻辑的异或门和三相双轨预充逻辑的与非门作为全加器的基本单元，在每个工作周期内输出都从预充电高电平开始放电至低电平，消耗能量恒定，具有能量消耗与所处理数据相互独立的特征，防御逆向工程攻击的同时具有抗DPA攻击的特性，功耗较低。

主权项

1.一种基于TDPL逻辑的全加器，其特征在于包括两个异或门、三个与非门和六个缓冲器，每个所述的异或门和每个所述的与非门的工作逻辑分别为三相双轨预充逻辑，每个所述的异或门和每个所述的与非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、预充控制端、求值控制端、放电控制端、输出端和反相输出端，将两个所述的异或门分别称为第一异或门和第二异或门，将三个所述的与非门分别称为第一与非门、第二与非门和第三与非门，将六个所述的缓冲器分别称为第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器、第五缓冲器和第六缓冲器；所述的第一异或门的第一输入端和所述的第二与非门的第一输入端连接且其连接端为所述的全加器的第一输入端，用于接入第一输入信号，所述的第一异或门的第一反相输入端和所述的第二与非门的第一反相输入端连接且其连接端为所述的全加器的第一反相输入端，用于接入第一输入信号的反相信号，所述的第一异或门的第二输入端和所述的第二与非门的第二输入端连接且其连接端为所述的全加器的第二输入端，用于接入第二输入信号，所述的第一异或门的第二反相输入端和所述的第二与非门的第二反相输入端连接且其连接端为所述的全加器的第二反相输入端，用于接入第二输入信号的反相信号，所述的第一异或门的放电控制端、所述的第二与非门的放电控制端和所述的第三缓冲器的输入端连接且其连接端为所述的全加器的放电控制端，用于接入放电控制信号，所述的第一异或门的预充控制端、所述的第二与非门的预充控制端和所述的第二缓冲器的输入端连接且其连接端为所述的全加器的预充控制端，用于接入预充控制信号，所述的第一异或门的求值控制端、所述的第二与非门的求值控制端和所述的第一缓冲器的输入端连接且其连接端为所述的全加器的求值控制端，用于接入求值控制信号，所述的第一异或门的输出端、所述的第一与非门的第一输入端和所述的第二异或门的第一输入端连接，所述的第一异或门的反相输出端、所述的第一与非门的第一反相输入端和所述的第二异或门的第一反相输入端连接，所述的第二异或门的第二输入端和所述的第一与非门的第二输入端连接且其连接端为所述的全加器的低位进位信号输入端，用于接入低位进位信号，所述的第二异或门的第二反相输入端和所述的第一与非门的第二反相输入端连接且其连接端为所述的全加器的反相低位进位信号输入端，用于接入低位进位信号的反相信号，所述的第二异或门的放电控制端、所述的第一与非门的放电控制端、所述的第一缓冲器的输出端和第四缓冲器的输入端连接，所述的第二异或门的预充控制端、所述的第一与非门的预充控制端、所述的第二缓冲器的输出端和第五缓冲器的输入端连接，所述的第二异或门的求值控制端、所述的第一与非门的求值控制端、所述的第三缓冲器的输出端和第六缓冲器的输入端连接，所述的第一与非门的输出端和所述的第三与非门的第一输入端连接，所述的第一与非门的反相输出端和所述的第三与非门的第一反相输入端连接，所述的第二与非门的输出端和所述的第三与非门的第二输入端连接，所述的第二与非门的反相输出端和所述的第三与非门的第二反相输出端连接，所述的第四缓冲器的输出端和所述的第三与非门的放电控制端连接，所述的第五缓冲器的输出端和所述的第三与非门的预充控制端连接，所述的第六缓冲器的输出端和所述的第三与非门的求值控制端连接，所述的第二异或门的输出端为所述的全加器的输出端，输出和信号，所述的第二异或门的反相输出端为所述的全加器的反相输出端，输出和信号的反相信号，所述的第三与非门的输出端为所述的全加器的高位进位信号输出端，用于输出高位进位信号，所述的第三与非门的输出端为所述的全加器的反相高位进位信号输出端，用于输出高位进位信号的反相信号。